（微电子学与固体电子学专业论文）基于eoc物理层芯片的时钟树综合设计.pdf

独创性声明 iiifillii i iji l l lll llrlli 17 8 7 6 8 8 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研 究成果t 尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他 人已经发表或撰写过的研究成果，也不包含为获得北京工业大学或其它教育机构 的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均 已在论文中作了明确的说明并表示了谢意。 签名：与毖二些日期：互旦盘垂f 9 相 关于论文使用授权的说明 本人完全了解北京工业大学有关保留、使用学位论文的规定，即：学校有权 保留送交论文的复印件，允许论文被查阅和借阅；学校可以公布论文的全部或部 分内容，可以采用影印、缩印或其他复制手段保存论文。 ( 保密的论文在解密后应遵守此规定) 龇魍导师虢受益匝隗丝竖盆j 国 一5 一 摘要 摘要 本论文研究了在e o c ( e t h e m e to v e rc o a x ) 物理层芯片b e s 7 0 0 0 的物理设计 中，一种较优化的实现时钟树综合的方案。e o c 是在同轴电缆上实现以太网数 据传输的技术，该技术被用于具有较高的渗透率和高带宽接入的未来交互电视业 务。 时钟树综合是高性能芯片设计中一个极其重要的步骤，超高速，低功耗，高 性能的v l s i 的迅速发展对时钟树提出了更高的要求。时钟树综合的主要目标就 是使时钟偏差、相位延迟最小化，以最大限度地为时序收敛服务。并尽可能减小 时钟网络的功耗、噪声和连线间耦合。一个好的时钟树设计直接可以对整个设计 的时序，功耗，面积以及布线拥塞度和串扰影响起到至关重要的作用。 本论文对时钟树综合中的几个最关键问题进行深入研究。首先，随着芯片设 计不断冲刺着更高的频率，设计规模也不断增大，同时伴随着深亚微米工艺下线 间耦合的串扰影响，设计时序越来越难以满足时序收敛的要求，而时钟树的综合 是时序收敛中最为关键因素。其次，本设计芯片为了量产测试考虑，除了正常功 能模式之外还有测试模式的设计要求，要同时满足两种模式的时序收敛，这也对 时钟树综合提出了重大的挑战。再者，随着进入更深的工艺节点，芯片设计中时 钟布线的串扰影响已经严重影响了时钟树与时序收敛。 本文将通过以s y n o p s y s 公司的a s t r o 为物理设计的主要e d a 平台，基于 b e s 7 0 0 0 芯片的时钟树设计，首先对时钟树的基本原理进行详细分析，然后通过 物理设计过程分析时钟树综合的规划，对时钟端口和时钟树综合参数进行相应的 设置，然后根据时钟结构进行基本时钟树综合的实现，并根据综合结果时序收敛 的情况，总结出b e s 7 0 0 0 芯片的特殊问题。然后根据发现的问题采取特殊的改 进方案，并且尝试多种策略的实现，分析结果，找到最有效的综合方案。在设计 的布线阶段，根据0 1 3 岫工艺下的时钟串扰问题严重性，分析采用改进的布线 手段，可以有效解决时钟树受影响的问题。 本设计的结果表明时钟树综合方案有效解决了在高频率深亚微米工艺下出 现的问题，成功完成了b e s 7 0 0 0 芯片物理设计的时钟需求，使之满足在2 5 0 m h z 频率下的时序收敛，在t s m c 0 1 3 i - t m 工艺成功流片。芯片测试结果的正确也验 证了这种时钟树综合方案的有效性。 关键词时钟树综合；物理设计；时钟偏差；时序收敛 北京 业大学工学硕士学位论文 a b s t r a c t a b s t r a c t t h i sp a p e ri sd i s c u s s i n gh o wt oa c h i e v eam o r eo p t i m i z e di m p l e m e n t a t i o no ft h ec l o c kt r e e s y n t h e s i ss o l u t i o ni nt h ep h y s i c a ld e s i g no ft h ee o c ( e t h e m e to v e rc o a x ) p h y s i c a ll a y e rc h i p b e s 7 0 0 0 e o ci sat e c h n o l o g yo fe t h e m e td a t at r a n s m i s s i o no v e rc o a x i ti su s e di nt h eh i g h p e r m e a b i l i t ya n dh i g hb a n d w i d t ha c c e s st oi n t e r a c t i v et e l e v i s i o ns e r v i c e si nt h ef u t u r e c l o c kt r e es y n t h e s i si sav e r yi m p o r t a n ts t e pi nt h eh i g hp e r f o r m a n c ec h i pd e s i g n t h er a p i d d e v e l o p m e n to fh i g h s p e e d ，l o wp o w e rc o n s u m p t i o n ，h i g h - p e r f o r m a n c eo fv l s ih a sp u tf o r w a r d h i g h e rr e q u i r e m e n t sf o rc l o c kt r e e t h em a i no b j e c t i v e so fc l o c kt r e es y n t h e s i si st om i n i m i z et h e c l o c ks k e wa n dp h a s ed e l a yt op r o v i d em a x i m u ms e r v i c e sf o rt i m i n gc l o s u r e ，m e a n w h i l e ，t o m i n i m i z ep o w e rc o n s u m p t i o n ，n o i s ea n dc o u p l i n gb e t w e e nc o n n e c t i o n so ft h ec l o c kn e t w o r k a g o o dc l o c kt r e ed e s i g nd i r e c t l yp l a y sac r u c i a lr o l ei np o w e r , a r e a ，r o u t i n gc o n g e s t i o na n dc r o s s t a l k o ft h ee n t i r ed e s i g n t h i st h e s i sd i dad e e pr e s e a r c hi na r e a so ft h em o s tc r i t i c a li s s u e so fc l o c kt r e es y n t h e s i s f i r s t o fa 1 1 a sc h i pd e s i g n sc o n t i n u et or a i s et h eh i g h e s tw o r k i n gf r e q u e n c ya n dt h ed e s i g ns c a l eh a s b e e ni n c r e a s e dc o n t i n u a l l y , a c c o m p a n i e db yc r o s s t a l kc o u p l i n ge f f e c t sb e t w e e nt h ec o n n e c t i o n s u n d e rd e e ps u b - m i c r o np r o c e s s ，t h er e q u i r e m e n to ft i m i n gc l o s u r ei si n c r e a s i n g l yd i f f i c u l tt ob e m e t a n dt h ec l o c kt r e es y n t h e s i si st h em o s tc r i t i c a lf a c t o ri nt i m i n gc l o s u r e s e c o n d l y , t oc o n s i d e r t h et e s to fm a s sp r o d u c t i o n ，i na d d i t i o nt ot h en o r m a lf u n c t i o nm o d eo t h e rt h a nt e s tp a t t e r n si st h e d e s i g nr e q u i r e m e n ta sw e l l ，t w om o d e l sn e e dt om e e tt i m i n gc l o s u r ea tt h es a m et i m e i ta l s o m a k e sc l o c kt r e es y n t h e s i sp r e s e n tm a j o rc h a l l e n g e s m o r e o v e r , w i t ha c c e s st od e e p e rp r o c e s s n o d e s ，t h ec r o s s t a l ke f f e c t si nc l o c kr o u t i n gh a v eas e r i o u si m p a c to nt h ec l o c kt r e ea n dt i m i n g c l o s u r ei nc h i pd e s i g n t h ed e s i g ni sc o m p l e t e do nt h ee d ap l a t f o r mo fa s t r of r o ms y n o p s y s ，b a s e do nb e s 7 0 0 0 c h i pc l o c kt r e ed e s i g n f i r s ti ta n a l y s e st h eb a s i cp r i n c i p l e so fc l o c kt r e e ，a n dp l a n sf o rc l o c kt r e e s y n t h e s i sb a s e do nt h ef l o wo fp h y s i c a ld e s i g n ，s e tc l o c kp o r ta n dc l o c kt r e es y n t h e s i sp a r a m e t e r s a c c o r d i n g l y t h e ni ti m p l e m e n t st h eb a s i cc l o c kt r e es y n t h e s i sb a s e do nt h ec l o c ks t r u c t u r e ， a n a l y s e st h er e s u l to ft i m i n gc l o s u r e ，s u m su pt h es p e c i a lp r o b l e m sb e s 7 0 0 0c h i p s a n dt r ya v a r i e t yo fs t r a t e g i e st of i n dt h em o s te f f e c t i v es o l u t i o nt os o l v et h e s ep r o g r a m s i nt h es t a g eo f r o u t i n g ，a c c o r d i n gt o t h es e r i o u s n e s so fc r o s s t a l ki n0 13 9 mt e c h n o l o g y , t h i sf i g u r eo u ta n i m p r o v e dr o u t i n gm e t h o dt h a tc a ne f f e c t i v e l ys o l v et h ec r o s s t a l ka f f e c t i o nt ot h ec l o c k t r e e t h er e s u l t ss h o wt h a tt h ec l o c kt r e es y n t h e s i sp r o g r a me f f e c t i v e l ys o l v e sp r o b l e m sc o m i n g w i mh i g hf r e q u e n c yu n d e rd e e ps u b m i c r o np r o c e s s s u c c e s s f u l l ys a t i s f i e st h ec l o c kn e t w o r k d e m a n do fp h y s i c a ld e s i g no fb e s 7 0 0 0c h i p ，s oa st om e e tt h er e q u i r e m e n to ft i m i n gc o n v e r g e n c e a t2 5 0 m h zf r e q u e n c y , a n df i n a l l y , t h ec h i pf a b r i c a t e di nt s m c 0 1 3 i _ t mp r o c e s ss u c c e s s f u l l y t h e c o r r e c tt e s tr e s u l t so ft h ec h i pa l s ov e r i f yt h ee f f e c t i v e n e s so ft h i sc l o c kt r e es y n t h e s i sp r o g r a m k e y w o r d sc t s ，p h y s i c a ld e s i g n ，c l o c ks k e w , t i m i n gc l o s u r e i i i 北京丁业大学工学硕士学位论文 目录 目录 摘 要二：j i a b s t r a c t i l i f i l录、- r 第1 章绪论1 1 1 课题背景1 1 1 1 集成电路发展现状l 1 1 2 深亚微米工艺带来的挑战2 1 2 课题来源4 1 2 1e o c 物理层芯片简介4 1 2 2 a s i c 物理设计中的时钟树一5 1 3 论文研究内容6 1 4 论文结构6 第2 章时钟树基本原理8 2 1a s i c 设计流程8 2 2 物理设计流程9 2 3 时钟驱动网络基本原理1 2 2 3 1 时钟的引入1 2 2 3 2 时钟的产生：1 3 2 4 时钟网络的分类1 4 2 5 非理想时钟1 7 2 5 1时钟偏移17 2 5 2 时钟抖动1 9 2 6 解决时钟偏差的方法2 1 2 7 同步时钟的时序收敛2 1 2 。7 1简化的时序路径21 2 7 2 带有时钟偏移的时序分析2 4 2 8 时钟树中的时钟端口2 5 2 9 本章小结2 7 第3 章b e s 7 0 0 0 芯片的时钟树基本规划2 8 3 1 b e s 7 0 0 0 芯片介绍2 8 3 2 b e s 7 0 0 0 芯片时钟约束k 。3 0 3 2 1b e s 7 0 0 0 时钟定义：3 0 3 2 2 预想时钟设置3 3 3 3 本章小结o 3 4 北京工业大学工学硕士学位论文 第4 章b e s 7 0 0 0 基于a s t r o 的时钟树综合3 5 4 1b e s 7 0 0 0 时钟树综合基本实现3 5 4 1 1时钟树综合前期处理3 5 4 1 2 时钟树综合参数设置：3 5 4 1 3时钟树结构设置3 6 4 1 4 标准单元选取设置3 8 4 1 5 时钟树综合策略。3 8 4 2 有效时钟偏移3 9 4 3d f t 模式下的时钟树综合。j 4 4 4 4 本章小结4 7 第5 章时钟树综合优化方案4 8 5 1 基于功耗优化的时钟树综合4 8 5 2 时钟树综合后优化4 9 5 3 时钟树的布线优化5 2 5 3 1线间串扰5 2 5 3 2 时钟树布线优化方案5 4 5 3 3 布线后的优化结果5 7 5 4 本章小结。5 8 结论：。5 9 参考文献6 l 攻读硕士学位期间所发表的学术论文6 4 致 谢6 7 第1 章绪论 1 1课题背景 1 1 1 集成电路发展现状 第1 章绪论 早在1 9 6 5 年，高登摩尔就已经发表了影响科技业至今的摩尔定律，即预 言了集成电路芯片上所集成的电路的数目，每隔1 8 个月就翻一番，同时成本下 降一半，这就是集成电路的发展速度。晶体管的沟道长度一一即特征尺寸每三年 按o 7 的比例因子缩小；芯片的集成度平均每三年增加4 倍；c p u 功能和复杂性 每年( 后期减慢为1 8 个月) 会增加一倍，成本却成比例递减。集成电路的发展 经历了从小规模( s s i ) 、中规模( m s i ) 、大规模( l s i ) 到现在的超大规模( v l s i ) 乃至甚大规模( u l s i ) 阶段。i c 的发展趋势一直遵循着摩尔定律，它就像一盏 明灯照亮了全球半导体前进的方向。 在过去几十年中，晶体管的特征尺寸每隔2 - 3 年就以大致o 7 的比例逐渐递 减，即所谓的等比例缩小原则。今天，采用3 2 n m 工艺的芯片已经量产。如今的 i c 设计早已经进入了亚微米( s u b m i c r o n ：0 8um - 0 3 5um ) 甚至深亚微米( d s m ， d e e ps u b m i c r o n ：0 2 5pm ) 时代。在0 1 3um 下已经开始采用铜互连工艺取 代传统的铝工艺，并使用低介电常数介质( l o w - k ) 技术，进一步减少寄生参数。 金属互连层数显著增加，从原来的2 3 层互连金属到现在的6 - 9 层。硅圆片( w a f e r ) 直径也逐渐从l o o m m 、1 2 5 m m 增大到2 0 0 r a m 、3 0 0 m m 。芯片的工作速度变得越来越 快，作为供应芯片工作速度极致代表的c p u 的两大厂商i n t e l 和a m d 已经在 超过3 g h z 频率的芯片市场上展开较量。工作频率的提升，集成度的提高，使得 芯片的功耗比以往大得多，例如现在的带几千万个甚至上亿个晶体管的计算机显 卡芯片其功耗已经超过了i o o w ，比一盏日常白炽灯的功率还要大。 与此同时，人们对数字系统的性能要求也越来越高。大容量存储器，高速传 输线，快速处理器成为设计人员的目标。1 9 9 6 年以后，高速设计在整个电子设 计领域所占的比例越来越大，1 0 0 加- i z 以上的系统已随处可见。现在超过1 g h z 的 信号已经越来越多。体积小，管脚数已达数百甚至上千的封装形式也已经越来越 多地应用到各类高速超高速电子系统中。表1 - 1 是i t r s ( i n t e r n a t i o n a l t e c h n o l o g yr o a d m a pf o rs e m i c o n d u c t o r s ) 对近十几年i c 产业发展的预计，正 确表征了集成电路在当今发展的趋势。 r 北京丁业大学工学硕士学位论文 表1 - 1i t r s 对近十几年来i c 发展的预计 t a b l el le x p e c t a t i o nb yi t r sf o ro v e rad e c a d eo ni cd e v e l o p m e n t 1 9 9 71 9 9 92 0 0 12 0 0 32 0 0 62 0 0 92 0 1 2 特征尺寸( um ) 0 2 5o 1 80 1 5o 1 30 。1 00 0 70 0 1 d r a m 容量 2 5 6 m1 g2 g 4 g 1 6 g6 4 g2 5 6 g ( b i t s c h i p ) 晶体管集成度 1 12 14 0 7 62 0 0 5 2 01 4 0 0 ( m c h i p ) 芯片尺寸( m m ) 3 0 04 4 03 8 54 3 05 2 0 6 2 0 7 5 0 工作频率( m h z ) 7 5 01 2 0 01 4 0 01 6 0 02 0 0 02 5 0 03 0 0 0 互连金属层次 66 7777 - 88 - 99 最低芯片工作 电压( v ) 1 8 - 2 5 。1 5 - 1 81 2 - 1 51 2 - 1 5 0 9 - 1 2o 6 一o 90 5 一o 6 最大晶圆直径 2 0 0 3 0 03 0 03 0 03 0 04 5 04 5 0 ( m m ) 随着微电子工艺技术的不断发展，已经使在单个芯片上制作电子系统所需要 的所有元件成为可能。这样以前需要用一块电路板实现的系统，如今只要用一颗 芯片就能实现。从电路集成到系统集成，芯片的发展己经从板上系统( s o b ： s y s t e m o n b o a r d ) 进入到片上系统( s o c ：s y s t e m - o n - c h i p ) 的时代。 在当今快速发展的电子设计领域，由i c 芯片构成的电子系统正朝着大规模， 小体积，高速度的方向飞速发展；数字交换系统的频率越来越高；发展速度越来 越快。 1 1 2 深亚微米工艺带来的挑战 在集成电路发展的大部分时间里，芯片的互联线延时只有在特殊的情形下或 是当进行高精度分析时才予以考虑。随着深亚微米半导体工艺的出现，这一情形 已经发生了迅速的变化。互连线的平均延时时间与单元本征的门延迟时间相比已 经成为主要因素。如果考虑由导线引起的寄生效应，尺寸缩小特性逐渐被显示出 来，随着器件尺寸的缩小和电路速度的提高，它们常常变得非常的重要，它们会 影响集成电路的一些相关的重要特性指标，如速度、功耗和可靠性等等。由于连 线宽度变窄，长度变长，互连延迟逐渐增大，这已经成为芯片延迟的主要部分：d s m 下金属布线层次很多，增加了各个金属层之间的耦合电容值，发生串扰的机会大 大增加：电源线电阻增大，设计不够充分的电源网格造成电压降，影响芯片的功 2 第l 章绪论 能：芯片功耗的增大，使得电流密度增大，电迁移现象发生的可能性大大增加， 导致d s m 下芯片的成品率降低，这些都是亟待解决的问题。d s m 下面临的这些互连 及信号完整性问题，诸如串扰，电压降等，在大于l | im 的工艺时是不存在的。 ( 1 ) 互连延迟的增加 在进入深亚微米工艺之前，互连一般都作为二阶效应而不予考虑，主要延迟 是器件延迟【l 】。进入深亚微米后，集成电路中金属导线上的时延已经大大超过了 器件本身的时延，互连、互连线( i n t e r c o n n e c t i o nw i r e ) 成为集成电路设计者高 度关注的重要问题。随着工艺的提高，器件尺寸的减小，器件的延迟减小了，而 互连线的延迟反而增加了，互连时延己成为系统时延的主要因素，而器件1 7 时 延已经降低到次要位置。0 2 5pm 工艺下，7 0 的延迟是互连延迟，3 0 是器件延 迟。 ( 2 ) 串扰效应 串扰( c r o s s - t a l k ) 是指两根相邻的连线相互间的电磁耦合作用所诱生出的 干扰噪声。其所导致的干扰如同一个噪声源，会引起难以跟踪的间断出错。串扰 的产生主要是受到线间寄生效应的影响，比如耦合电容或者互感，但在当前的开 关速度下，电容性的串扰是主要因素【2 】。在深亚微米a s i c 电路中，金属布线层数 持续增加：从o 3 5um 工艺的3 层或者4 层增加到超过7 层金属布线层。另外，目前 复杂设计中的电路门数的剧增使得更多、更长的互连线成为必要。为了控制芯片 面积而又降低互连线不断增加的电阻，金属变得又高又窄，耦合电容明显增大， 同时随着线间距的减小，金属层数增多，金属间寄生电容增大，串扰成为电路的 一大噪声源。而器件阂值电压变小，其噪声冗余也随之减少，当该噪声的峰值足 够大时，它将导致互连线上传输的信号的逻辑特性发生混乱，或是使互连线终端 的负载管工作不正常，从而使受害线上的信号完整性受到破坏。同时，当串扰噪 声的峰值接近m o s 晶体管的阈值电压时，由于亚阈值泄漏电流，高速高密度电路 将耗散许多额外功率。因此，串扰是深亚微米a s i c 互连布线中必须考虑的问题。 ( 3 ) 电压降 电源网络上的电压降主要影响时序，它会降低逻辑门的驱动能力并增加总延 时，典型情况下，5 的电压降会对延迟产生1 0 - 1 5 的影响，这无疑会对芯片的 关键路径产生很大影响，导致建立时间和保持时间违规。这些单元时延的累积将 显著影响到电路松弛( s l a c k ) 和时钟偏移( s k e w ) 。当时钟偏移范围在时钟周期内 时，这样的时延增幅将是非常危险的。时序计算应该考虑最坏情况下的i r d r o p 以保证设计的正确。电压降也损害了逻辑门的噪声容限，这不仅是因为电源网格 的电压降低，而且也是因为地线网格的电压升高。一旦噪声容限降到预算值( 典 型值为1 0 ) 之下，设计就不能保证正确了。 时钟树研究的现状是：在高性能时钟树设计中，为了优化系统性能，时钟信 北京工业大学工学硕十学位论文 i ；i i 一一一一一一 一 ! 曼曼! 曼! 曼曼皇曼! ! 曼 号必须同时到达每个寄存器。在器件密度越来越高的情况下，如何进行时钟布 线并使得时钟的延迟和偏差最小，是时钟树优化研究的主要问题。在深亚微米设 计中，时钟网络分布于整个芯片面积，驱动很大的负载，并以很高的频率翻转， 消耗大量的能量。而当前许多芯片设计都要求低功耗设计，因此一个好的时钟树 综合设计已经成为一款高性能芯片设计的迫切要求。 ( 4 ) 电迁移 金属连线除了传输信号以外，还要用来为整个芯片供电。金属线上的电流密 度受到电迁移效应的限制，存在着极限传导电流密度，其它导线也存在( 多晶硅 和扩散导线也有电流限制，但它们并非用于电源分配，因而不会影响设计性能) 。 金属线上的电子沿电压梯度方向漂移，与组成导线的金属粒子发生碰撞，能 量足够高的碰撞可以使金属粒子发生明显的移动，其结果会使导体的某些部位产 生空洞或晶须( 小丘) ，从而引起导线断裂或另一条导线短路，该过程叫做金属迁 移( m e t a lm i g r a t i o n ) ，也称电迁移( e l e c t r o m i g r a t i o n ) 。一旦发生这种现象， 芯片可能无法完成预期的功能，或者不再满足时序规范。在电路规模不断扩大， 器件尺寸进一步缩小时，互连线中电流密度在上升，电迁移成为a s i c 中的一个重 要的可靠性问题。 1 2 课题来源 1 2 1e o c 物理层芯片简介 本文的设计芯片b e s 7 0 0 0 是e o c ( e t h e m e to v e rc o a x ) 技术中的物理层实现 芯片，e o c 是以太网在同轴电缆传输技术的简写。光纤网的出现极大地提高了 数字信号的传输速率，随着i n t e r n e t 的迅猛发展，网络用户对网络带宽的需求 日渐增长。“三网融合”的提出使各种新的宽带接入技术成为研究的热点，e o c 产品的出现成为互联网接入数字电视用户的解决方案。它在一根同轴电缆上同时 传输电视和双向数据信号，大大简化h f c ( h y b r i df i b e r c o a x i a lc a b l e 光缆与同 轴电缆混合网) 网络的双向改造，利用现有的广电h f c 网络为用户提供数字电视， 互动电视和宽带服务，有效实现了利用家庭中现有的有线电视同轴线来实现高速 联网功能。 该芯片设计规模为1 0 0 万门左右，芯片工作主频率为2 5 0 m h z ，采用针对 a s i c 标准单元库的设计方法，在t s m c0 1 3um1 p 6 m 混合信号工艺下成功流 片。本论文就解决物理设计的时钟树问题进行探讨。 第1 章绪论 1 2 2a s i c 物理设计中的时钟树 现在，高性能a s i c 对频率，功耗等性能的要求越来越高，越来越复杂的工 艺使芯片设计从最初构想到最终成品的周期越来越长，因此在芯片设计中，自动 布局布线工具( 如s y n o p s y s 的a s t r o ) 已经普遍使用。而自动布局布线工具也产 生了更多需要考虑的问题，时钟树，就是其中需考虑的最重要问题之一。 时钟树是高性能芯片设计中一个极其重要的步骤，超高速，低功耗，高性能 的v l s i 的迅速发展对时钟树提出了更高的要求。本文将通过以s y n o p s y s 公司的 a s t r o 为主要物理设计e d a 平台，基于b e s t 0 0 0 芯片的时钟树设计，研究一种较 优化的时钟树综合方案。 时钟树作为全局分布的线网，具有连线长、扇出负载大的特点，最初的时钟 路径是由时钟源直接与所有的触发器进行连接，时钟树综合前的时钟网络如图 卜1 所示。 图l i 时钟树综合前的时钟网络 f i g u r ei - is k e t c hm a po fc l o c kn e t w o r kb e f o r ec t s 因为时钟树的总电容是时钟树功耗大小的决定性因素，因此在实际设计中， 必须加入相应驱动能力的缓冲器来减少时钟树的电容负载效应。有效地插入缓冲 器不仅可使时钟偏移和时钟树的延迟及上升下降时间减小，一个好的时钟树综 合设计，也要考虑保证时钟树可测性设计所需的连线面积减小，从而可以有效地 降低时钟网的功耗。时钟树综合之后的时钟结构如图1 - 2 所示。 北京工业大学工学硕士学位论文 第 图1 2 时钟树综合后的时钟网络 f i g u r e1 - 2s k e t c hm a po fc l o c kn e t w o r ka f t e rc t s 1 3 论文研究内容 ， 时钟树综合的目的是为了最优化处理时钟偏移和传输延迟，通常是将最重要 的时钟放到最后来综合，这是因为前面综合的时钟可能会因后面插入的缓冲器而 受到影响。这些缓冲器在芯片内部应均匀分布，力求使时钟偏移和传输延迟保持 在设计范围之内。时钟树综合解决时钟偏移的一般方法是：通过分析时钟线路延 迟，在时钟树中插入不同驱动能力的缓冲器以改变时钟信号到达触发器的延时， 使时钟信号尽可能在同一时间到达各个触发器，让时钟偏移近似为零。用这种方 法可以使电路尽可能不受时钟偏移的影响，从而最大意义地为时序收敛服务。 本论文以同轴电缆传输以太网数据芯片的物理设计为设计实例，具体分析时 钟偏移影响时序收敛的原理，阐述时钟树综合的基本实现，提出从各个方面更优 地实现时钟树综合的策略。并且从各项结果，综合分析，总结出在深亚微米工艺 下，数字逻辑规模达到百万门，工作频率达2 5 0 m h z 的情况下，能够有效为时序 收敛服务，并且在功耗能实现较优化的时钟树综合方案。 1 4 论文结构 本文首先介绍芯片设计业界的发展状态，分析a s i c 设计经历了快速发展之 后，发展到今天的深亚微米条件下设计所带来的全新的挑战嗍。继而引出时钟树 设计在芯片的物理设计甚至是在整个a s i c 设计过程当中的举足轻重的作用。同 第l 章绪论 时介绍在以a s t r o 为主要e d a 设计平台的条件下，以同轴电缆芯片b e s 7 0 0 0 的物 理设计为研究项目，分析优化时钟树综合的解决方案。 第2 章先简要介绍a s i c 设计流程以及后端物理设计的设计流程。然后详细 分析时钟的产生，时钟偏移基本原理。并且介绍目前已有的几种时钟处理方式， 着重描述时钟树这种处理方式及其基本特点。最后分析时钟偏移的引入和时钟偏 移的影响。 第3 章讲述b e s 7 0 0 0 芯片的设计背景和设计原理。并在此基础上着手介绍该 设计的时钟定义和时钟端口说明，进而详细说明b e s 7 0 0 0 芯片物理设计中时钟树 综合的基本实现，分析实现过程中遇到的问题和解决方案。 第4 章一方面着重介绍有效时钟偏移的引入，分析在高时钟频率导致建立时 间难以满足的条件下，有效时钟偏移对时序收敛的可观的改善效果。另一方面， 阐述多种工作模式条件下，主要是d f t 与正常工作模式同时要满足时序收敛的情 况下，如何处理两个模式同时能满足时序收敛进行进一步的时钟树综合设计。 第5 章介绍时钟树综合的功耗优化和时序优化。功耗也是时钟树综合中一个 不可忽略的指标，在设计过程中，必须要引入一些手段来尽量降低功耗。另外本 章还分析时钟树影响时序收敛的基本原理，在时钟树后期优化的过程当中，可以 进行时序收敛和时钟偏移上的进一步优化。 结论部分总结论文所做的具体工作、论文的新颖之处、论文有待完善的地方 和对今后的一些展望。 北京工业大学工学硕士学位论文 第2 章时钟树基本原理 2 1a s i c 设计流程 a s i c 设计流程传统意义上一般分为如下几个基本的顺序：定义系统规范， 系统架构设计，模块逻辑设计，逻辑综合，物理设计以及封装测试。详细如图 2 - 1 所示： 图2 - 2 a s i c 设计流程 f i g u r e2 - 2a s i cd e s i g nf l o w 芯片的系统规范一般会参考市场需求，对产品所需要的功能进行定义，同时 也会按照工业界的协议，对产品的性能加以约束，从而规划出一个规范说明 ( s p e c ) ，一般包括系统功能、性能和物理尺寸，另外还需要考虑选择设计模式 和制造工艺，确定芯片尺寸、工作速度、功耗和系统功能【5 】。系统的架构设计则 为芯片实现功能需求而定义行为架构，并且定义每个功能模块。它主要考虑的是 系统的行为特性，一般用的方法是时序图或者表示各子模块间关系的关系图。在 改进整个设计过程或简化后续的设计步骤的时候可以对这些信息加以利用。 模块逻辑设计是由前端工程师( f r o n t e n d ) 来对每个功能模块进行具体的设 计，得到一个表示系统功能的逻辑结构并反复测试其正确性。设计者通常用文本、 原理图或者逻辑图表示设计，有时也用布尔方程来描述设计，在整个设计过程中， 还要对该逻辑结构进行模拟以验证其正确性，并且对其进行优化设计或称为逻辑 第2 章时钟树基本原理 最小化，以节省面积与成本。传统的设计一般采用硬件描述语言去设计每个模块 的功能，并给出可供逻辑综合的r t l 代码。 而逻辑综合就是将寄存器传输级r t l 代码综合成门级网表，在此过程中必 须保证设计的时序收敛，并且尽量力求面积与功耗的最小化，逻辑器件的最优化。 继而交给后端设计者( b a c k e n d ) 进行物理实现。 物理实现即是由门级网表转化为物理版图的实现过程，这应该是a s i c 设计 中最费时的一步。物理设计的过程中要把每个元器件的电路表示转换为几何表示。 同时，所有元件间连线的线网也被转换成几何连线图形。用几何图形表示电路即 为版图。版图设计要符合与制造工艺有关的设计规则要求，确保版图设计完成后 所得到的几何图形满足制造工艺要求和符合系统的设计规范。当然同时还需要经 过静态时序仿真，功能仿真，以及形式验证等验证之后，才能将g d s i i ( g e o m e t r y d a t as t r e a m ：图形数据流) 文件递交给代工厂进行芯片制造。 芯片制造是一个非常复杂的过程，需要经过几十道甚至上百道工序，其中主 要包括芯片准备、杂质注入、扩散和光刻等工艺。 在芯片制造完成之后，需要进行封装和测试。测试有晶圆测试和成品测试， 以保证芯片的有效成品率。用于安置在印制电路板上的芯片可以封装成双列直插 式或引脚阵列式等多种封装形式。 2 2 物理设计流程 传统的物理设计流程如图2 2 所示： 北京工业大学工学硕十学位论文 图2 - 2 物理设计流程 f i g u r e2 - 2p h y s i c a ld e s i g nf l o w ( 1 ) 数据准备( d a t ap r e p a r e ) 该阶段是物理设计的准备步骤，包括前端 输出的综合后的门级网表、制造厂家的工艺文件、标准单元库、设计中所用到的 第三方i p 以及包含时序约束要求的s d c 文件等。前端输出的网表只含有逻辑描 述，不包括物理信息。i p 包括标准逻辑单元、i o 、存储器和一些模拟模块，如 数模转换器、模数转换器等。对于s y n o p s y s 设计流程而言，需要将这些p 转化 为可识别的m i l k w a y 格式，包括时序面积功耗以及图形框架等物理信息。设计的 时序要求通过s d c 文件加载。工艺文件包含了制造工艺的参数信息，如金属层数、 层间电容、金属层厚度、金属层显示的颜色等信息都包含在内，该文件一般由厂 家给出，也可以根据参考库的相关资料自己来编写。 ( 2 ) 布局规划( f i o o r p i a n n i n g ) 建立起芯片的框架，主要确定芯片尺寸、 第2 章时钟树基本原理 模块布局、标准单元的排列形式、电源和地的分布、时钟规划等，该步骤在芯片 的设计中占有很重要的位置，布局规划直接影响着芯片的供电是否充分是否均匀， 也影响着时序，以及串扰等关键因素。1 0 和模块的摆放对以后单元的布局布线 有直接影响。每个芯片都和外界通信，信号会输入输出芯片，同时还要给芯片提 供电源，因此必须在布局规划的早期就考虑i o 和电源的约束。而工程师对电源 噪声的考虑，数据交换的需要等了解得越多，就能更好地帮助他决定模块摆放的 位置。 ( 3 ) 布局( pia c e m e n t ) 根据综合工具产生的约束条件，驱动标准单元或 宏单元模块进行物理映射，将标准单元或模块按照要求排列在版图的标准单元行 ( r o w ) 或一定区域内，并去除重叠现象。布局后，需要进行布局后的时序优化 等工作，包括缓冲器插入、器件变尺寸优化等步骤。经过布局可以得到芯片上每 个逻辑单元的互连延迟，从而得到较为精确的估计信息，反标到综合工具执行布 局优化( i p o ) 的综合，综合工具根据布局得到的精确互连延迟估计来改变门的 驱动强度进行优化设计。 ( 4 ) 时钟树综合( c t s ) 这是为了改善扇入扇出和时钟偏移的问题而进行 的。高扇现象指的是拥有大量负载的布线网络。在a s i c 电路中，每个寄存器之 间的数据传输是通过时钟信号