（微电子学与固体电子学专业论文）全定制版图设计中信号完整性的分析.pdf

原创性声明 本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独立进 行研究所取得的成果。除文中已经注明引用的内容外，本论文不包含任何 其他个人或集体己经发表或撰写过的科研成果。对本文的研究作出重要贡 献的个人和集体，均已在文中以明确方式标明。本声明的法律责任由本人 承担。 论文作者签名 日期 关于学位论文使用授权的声明 本人完全了解山东大学有关保留、使用学位论文的规定，同意学校保 留或向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅 和借阅：本人授权山东大学可以将本学位论文的全部或部分内容编入有关 数据库进行检索，可以采用影印、缩印或其他复制手段保存论文和汇编本 学位论文。 ( 保密论文在解密后应遵守此规定) 论文作者签名：导师签名：日期 山东大学硕士学位论文 全定制版图设计中信号完整性的分析 摘要 随着集成电路制造工艺水平的不断提高，使得0 1 8 u m 及更小尺寸的设计成为 可能，单位面积芯片上所能容纳或集成的晶体管数目越来越多，这时人们设计集 成电时不仅要考虑传统v l s i 设计中的时序、面积问题，更重要的是要在信号完 整性方面做很多工作。在高速、小尺寸和低电压的情况下，系统对稳定性的要求 更加苛刻，在设计实现过程中若忽略了信号完整性，就有可能导致流片失败或难 以达到性能指标，从而使得整个设计的成本大幅度增加。信号完整性内容包括串 扰，i r _ d r o p ，电迁移，天线效应等问题，在深亚微米集成电路设计阶段，如何 保证信号完整性方面不出现问题是设计工程师所面临的巨大挑战。 本文首先介绍了在深亚微米集成电路设计中所表现出来的信号完整性问题， 对信号完整性的内容及起因进行了深入的分析，鉴于目前大多数数字电路设计都 是采用半定制，文中对半定制工具中的采用的互连延时模型进行了介绍，并以此 为理论依据针对我们所设计的全定制模块提出了一套深亚微米集成电路全定制 版图设计信号完整性问题的解决方案。对于全定制设计而言，分析信号完整性问 题在国内还处于起步阶段，所能用到的工具也相对缺乏，目前专门用于解决全定 制版图设计信号完整性问题的工具还没有，如何利用现有的e d a 工具准确的分析 和解决信号完整性问题是本文的创新之处。采用此方案的全定制模块用在一通用 c p u 中流片成功，这说明我们提出的这套方案是切实可行的，这套解决方案对于 当前深亚微米以及甚深亚微米基于全定制模块的数字电路设计有着重大的意义。 同时，也有利于指导我们下一步时钟频率更高的全定制模块的信号完整性分析。 关键词：集成电路，信号完整性，串扰，天线效应，全定制设计 山东大学硕士学位论文 s i g n a li n t e g r i t ya n a l y s l so ff u l lc u s t o ml a y o u td e s i g n a b s t r a o t 晰曲t h ea d v a n c eo ft h ei n t e g r a t e dc i r c u i tm a n u f a c t u r e t h ed e s i g n 弭i 曲d 1 8 u r n p r o c e s sa n dl e s s e ri sb e c o m i n gp o s s i b l ea n dc a l lc o n t a i nm o r et r a n s i s t o r si nac h i p p e o p l em u s tt h i n ka b o u tt h et i m i n ga n da r e ai n f o r m a t i o ni nt h et r a d i t i o n a lv l s i d e s i g n , t h em o s ti m p o r t a n tt h i n gi st od om o r ej o bo nt h es i g n a li n t e g r i t y t h es y s t e m n e e dm o r es t a b i l i t yi nt h ec o n d i t i o no fh i g hs p e e d ，s m a l l e rs i z ea n dl o w e rv o l t a g e ，i f w ei g n o r et h es i g n a lh a t e g r i t yd u r i n gd e s i g ni m p l e m e n t a t i o n ，t h es i g n a li n t e g r i t ym a y l e a d st ot h ef a i l u r eo ft a p e o u to rl o wp e r f o r m a n c e w h i c hm a k e st h ew h o l ed e s i g n c o s tm o r e t h es ip r o b l e mi n c l u d ec r o s s t a l k ，i r _ d r o p ，e m ，a n t e n n ae f f e c ta n ds oo n h o wt oe u s u r et h ed e s i g nw i t h o u ts ip r o b l e mi sa g r e a tc h a l l e n g ef o r t h ed e s i g n e r f i r s t l yt h i sp a p e rd i s c u s s e st h es ip r o b l e mi nv l s ii cd e s i g na n dd e e p l ya n a l y s i s t h er e a s o no fs i w h e r e a sm o s td i g i t a lc i r c u i td e s i g nu s es e l fc u s t o mm e t h o d ，i nt h e p a p e rw ei n t r o d u c et h ei n t e r c o n n e c td e l a ym o d e lu s e di nt h es e l fc u s t o md e s i g nt o o l s ， a n da d v a n c eas e to fm e t h o d sb a s i n go nt h et h e o r yt os o l v es ip r o b l e mi nt h ef u l l c u s t o mv l s ii cd e s i g nm o d u l e f o rf u l lc u s t o md e s i g n ，a n a l y s i ss ip r o b l e mi san e w r e s e a r c h i n gi nc h i n a ，t o o l sa r cl a c k i n ga n dt h es p e c i a lt o o l st os o l v es ip r o b l e mi nf u l l c u s t o ml a y o u td e s i g n ，h o wt ou s et h ee x i s t i n ge d at o o l st oa n a l y s i sa n ds o l v es i p r o b l e mi st h ep a p e r si n n o v a t i o n t h i sf u l lc u s t o mm o d u l ei su s e di nac p ua n dh a s t a p e do u ts u c c e s s f u l l y , w h i c hi n d i c a t et h em e t h o d si sf e a s i b l e t h i ss e to fm e t h o d sa r e v e r ys i g n i f i c a n tt os o l v es ip r o b l e mi nv l s ia n du l s if u l lc u s t o md i g i t a li cd e s i g n ， a n da r ep r o p i t i o u st oi n s t r u c ti 1 st oa n a l y z ef u l lc u s t o mm o d u l es ip r o b l e mw i t hh i g h e r f r e q u e n c yi nt h en e x ts t e p k e yw o r d ：i c s i ，c r o s s t a l k ，a n t e n n ae f f e c t s ，f u t lc u s t - o md e s i g n 4 山东大学硕士学位论文 第一章引言 晶体管发明后的十几年1 9 5 8 年，卡尔比( j a c kk i l b y ) 和诺依斯( r o b e r tn o y c e ) 各自研制成功了第一块锗和硅的集成电路。4 0 多年来集成电路以致整个微电子科 技和工业取得了巨大的发展，经历了小规模集成( s s i ) 、中规模集成( m d i ) 和大规 模集成( l s i ) ，目前已发展到超大模集成( v l s i ) 和甚大规模集成( u l s i ) ，所创造 的财富，也是人所共知的。更主要的是：由于晶体管的发明和集成电路的出现， 人类开始了社会信息化的进程! 自从集成电路进入工业生产阶段后，人们就一直致力于集成度的提高工作。 集成度的提离主要取决于晶体管的结构、最小如工线宽和硅片面积。一方面，c n o s 晶体管的出现和发展铺平了通向大规模集成的道路。c m o s 管所占据的芯片面积只 有琢来双极型管的1 5 左右，功耗也大幅度降低了。另一方面，半导体工艺技术 的发展使集成电路芯片上的最小加工控制线宽不断地减小。在1 9 6 2 年冈出现集成 电路商品时，最小线宽为3 0 微米，现在0 1 8 微米工艺己经成熟并成为主流。而 加工线宽每缩小一半，在相同面积芯片上所自容纳或集成的晶体管数目将增加四 倍1 9 6 0 年美国仙童公司( f a i r c h i l dc o r p o r a t i o n ) 的g m o o r e 预测：每一块芯片 上集成的晶体管数目随时间呈指数增长，这就是著名的m o o r e 定律，即每1 8 个月 集成电路的集成度提高倍。i c 的四十多年的发展历史验证了g m o o r e 的预言集 成电路历经六、七十年代分立器件集成时代；8 0 年代功能电路及模块集成对代， 几年前。包括处理器、内存和逻辑控制部分的系统还必须通过置于多芯片组件 ( 粥m 基座上的多个芯片，或者通过印剥板上的多个苍片互连而实现，面现在的 技术已经可以将这样的系统集成在2 0 r a mx2 0 咖的基片上，在芯片级别即可实现。 形成所谓的“芯片系统( s y s t e m - o n c h i p ) ，进入芯片上系统集成阶段。因此， 芯片集成度发展至今，集成电路从结构意义上来说，已经从“电路集成”发展到 “系统集成”。集成电路的特征发生深刻的变化：方面。深亚微米的c m o s 工艺 日趋成熬，y l s i 器件的特征尺寸愈来愈小，特征尺寸从1 9 8 5 年的2 锄，1 9 9 0 年的l p m 。已经减小到目前的0 1 8 u m 、0 1 3 u m 。根据美国半导体工业协会1 9 9 9 年修订的 国际半导体技术发展指南( 1 9 9 9 1 t r s ) ，2 0 t 1 年前，半导体集成电路铡造技术仍将 按照摩尔定律保持高速发展。 山东大学硕士学位论文 1 1 研究背景及意义 在近一年左右的时间里，国产c p u 取得了突破性的发展，从1 6 位，3 2 位 到6 4 位，从嵌入式c p u 到通用c p u ，中国无“芯”已成为历史。 c p u 的中文名称是“中央处理器”，也通称为微处理器。c p u 可以分为三类： 通用c p u 、嵌入式c p u 和片上系统( s o c ) 。c p u 是i t 产品的核心部件，是汽 车、飞机、船舶、工业控制的“神经中枢”，发展国产c p u ，是中国现代化建设 的必需。中国工程院院士、计算机专家倪光南说，我国的电脑、电视、手机、 v c d 、d v d 等i t 产品的产量都在全球名列前茅，但利润很低，原因就在于我们 没有c p u 这样的核心技术。倪光南将发展国产c p u 的原因总结了三条：一是基 于信息安全的考虑：第二，它是信息化的基石：第三，这个一个经济效益非常好 的产业。 纵观国内c p u 的设计方法，多半仍是从硬件描述语言到逻辑综合再到自动 布局布线的cad ( 计算机辅助设计) 方法，而尖端等级的c p u 则都是全定制 方法，也就是说人工参与占大部分，计算机辅助占小部分。这需要有大量经验丰 富的逻辑设计，线路设计和版图设计工程师。例如i n t e l 的每种型号的奔腾 ( p e n t i u m ) 就需要上千人的优秀工程师合作完成。所以说设计高性能c p u 的难 点在芯片的物理设计方面。若以厂家提供的标准单元库，以常规的asic 流程 来做，c p u 设计实现的工作量虽然小了，但即使一直做到版图设计，芯片主频 只能达到工艺水平所能提供性能的一半甚至更低。为了进一步提高性能，必须在 基本单元和宏单元的物理设计方面下大的功夫，投入大量逻辑设计与版图设计人 员，联合攻关。 1 2 国内外发展现状 国际上对于c p u 的研究与实验性实施很多，而真正能够生产的却很少主 流体系结构的完整硬件描述层出不穷。欧洲空间局( e s a ) 公布了完整的 s p a r c v 7 和s p a r c v 8 的h d l ( v h d l , v e r i l o g ) 描述，可以直接拿来实施。其 他组织和个人甚至是学生也公布了m i p s 、i 3 8 6 、8 0 5 1 等芯片描述和f p g a 实施 代码。 对于关键性的整数和浮点运算单元的研究集中在美国斯坦福大学。但是高 山东大学硕士学位论文 速c p u 的设计和实施关键却是集中在集成电路版图上。例如，美国d e c 公司的 a l p h a 处理器在1 9 9 2 年就以o 7 5 微米的工艺实现了6 4 位处理器2 1 0 6 4 ，并达 到了2 0 0 兆赫的时钟频率，稍后，以o 5 和0 3 5 微米的工艺实现了2 1 1 6 4 ，分别 达到了3 0 0 和4 3 3 兆赫的时钟频率。 我国已经将微处理器的研发和s o c 等列入8 6 3 计划中，在最近几年中，拥 有自主产权的国产c p u 不断涌现。 2 0 0 1 年7 月，方舟科技有限公司研制成功“方舟1 号”微处理器系统芯片， 采用0 2 5 u m c m o s 工艺制造，在一块芯片上集成了3 2 位方舟c p u 核心，外部 存储器控制器，p c i 总线控制器等，采用o 2 5 u m c m o s 工艺制造，核心工作频 率1 6 6 瑚z 。 2 0 0 2 年9 月，中国科学院计算技术研究所研制成功我国第一款通用微处理 器：“龙芯l 号”。 2 0 0 2 年l o 月，北京大学微处理器研发中心研制成功“北大众志8 6 3 ”系统 芯片。 2 0 0 3 年6 月，哈工大微电子中心研制成功$ 6 9 8 微处理器，内嵌6 4 位浮点 运算单元。 2 0 0 4 年2 月，清华大学微电子所成功研制基于0 1 8 u m 工艺的嵌入式c p u “t h u m p ”典型工作条件下主频达到了4 0 0 m h z ，功耗1 1 7 m w ，m h z ，在电压 达到2 1 v 时，最高频率可以达到5 0 0 m h z ，这是目前国内c p u 的最高频率“。 以上提到的这些c p u 有的是在完成逻辑设计后采用厂家提供的标准单元 库，按照设计a s i c 的方式设计版图在境外生产。也有的是做了前端设计后，整 个后端设计交由境外机构以某种a s i c 方式完成的。还有的是以国外c p u 为基 础进行了有特色的改进。 但是仅仅在体系结构的高层做工作，使用厂家给出的标准单元按照设计 a s i c 的思路去走，并不能设计和制造出高性能的微处理器。现代微处理器中 ( d e c i b m ，i n t e l 等) 都大量采用了a s i c 中无法采用的动态电路、自定时电路和 无时钟电路等先进的非标准单元的特殊电路形式，使得速度得以大大提高，功耗 和电磁辐射大大降低，晶体管数目大大减少。所以要想在现有工艺水平上提高性 山东大学硕士学位论文 能，走全定制的道路是最好的选择。 1 3 研究成果 c p u ，事实上是一种典型的高速电路的代表。想要提高c p u 的频率，主要有 两种方法：一种是采用更多的流水线。例如，i n t e l 公司的最新的奔腾处理器 p r e s c c o t 采用了惊人的3 2 级流水，结果带来了频率上的飞跃，最高频率可以达 到4 g h z 以上；而另一种方法则是基于全定制模块的设计。事实上，不管是i n t e 公司的处理器还是a m d 公司的处理器，都是采用全定制的方法来设计，这样才能 保证c p u 的频率。 在o 1 8 u m 的工艺下，如果想要再提高芯片的频率，除了电路结构的改进以 外，继续走半定制设计的路是行不通的。因为，半定制设计虽然有不用进行电路 设计，操作简单等特点，但也有其缺点就是：面积大，速度慢。因为半定制设计 调用的是标准单元库，这样，许多原本可以共源极和共漏极的晶体管则分离在各 个标准单元中了，从而浪费了大量的面积。同时，软件在全局布线时往往会采用 足够大的面积来保证布线资源，丽不会按照设计的最小尺寸来设计。而面积的浪 费造成了关键路径上的延时比较大。很明显，对于同一电路来说，面积越小，意 味着内部的连线越短，延时也必然越小，速度自然就快。 当制造工艺达到0 2 5 u m 时，就有信号完整性问题出现。而在工艺达到0 1 s u m 时信号完整性问题存在可以导致芯片不能正常工作。而基于半定制设计，分析 信号完整性问题目前在业界有专门的e d a 工具可以使用。但是对于全定制的设 计方法，在分析信号完整性时，业界没有适合我们全定制模块分析的e d a 工具。 s y n o n p s y s 公司的软件h s p i c e 仿真精度业界公认最高，能做基于晶体管级的仿真， 但是其仿真速度无法满足我们的要求。在实践中，我们自己摸索出了一套适合全 定制模块信号完整性分析的方法。 在一块基于全定制设计的一写一读s r a m 设计中，首先，我们根据全定制 的特点( 版图尺寸尽可能按照设计规则最小间距设计) 提出了要以预防为主的思 想在前端的电路设计中和后端版图设计中同时作好预防。因为，如果在后面 的仿真中如果发现有信号完整性问题，当需要修改版图时，几乎整个版图需要重 新设计。因此，我们在版图设计中注意了一些问题：为防止i r d r o p 问题进行了 山东大学硕士学位论文 电源、地线的规划设计：为防j f = 天线效应采用特殊的版图设计。 其次，由于没有能直接进行全定制模块信号完整性分析的e d a 工具，于是 我们采用了s y n o n p s y s 公司的一款晶体管级仿真器- n 柚o s i m 为工具来进行间 接的分析。第一步，根据版图的特点来建立对应的模型：第二步，对模型进行分 析，来确定有哪些方法可以解决信号完整性的问题，并用实验结果来证明；第三 步，通过实验来指导版图中需要注意的问题。由于n a n o s i m 并非专门作信号完整 性分析的工具，我们需要自己来判断版图中哪些部分可能会出现信号完整性问 题，然后对这些部分进行测试，通过观察其线上的电压值来判断其是否存在信号 完整性问题。 最后，对于反标后测试至有信号完整性的地方，我们采用了手工修改的方法。 例如：增宽金属线的间距，增宽金属线的线宽等方法。 我们设计的这块一写一读s r a m 采用全定制设计，经过上述方法进行了信 号完整性分析，并作为l p 核嵌入某c p u 中成功流片，性能稳定，达到设计目标。 这也说明我f f 】设计的全定制模块不存在信号完整性问题，我们所提出的方法是可 行的。这对于深亚微米设计中全定制模块信号完整性的解决来说具有很好的参考 价值和借鉴意义。 f 1 j 东大学硕士学位论文 第二章超深亚微米设计中的信号完整性问题 2 1 信号完整性的含义 信号完整性( s i g n a li n t e g r i t y ) ：就是指电路系统中信号的质量，如果在要求 的时间内，信号能不失真地从源端传送到接收端，我们就称该信号是完整的。 随着芯片制造技术、嵌入式微处理器技术和软件技术的发展，集成电路历经 6 0 ，7 0 年代分立器件集成时代( 集成度为数千晶体管) ；8 0 年代功能电路及模块 集成时代( 集成度达到数十万晶体管) ；到9 0 年代末，进入以片上系统 s o c ( s y s t e m o n c h i p ) 为代表的包括软件、硬件许多功能全部集成在一芯片内的 系统级芯片时代( 单片集成度达数百万晶体管以上1 。 1 9 9 5 年d a t a q u e s t 对s o c 的定义是：包括一个或多个计算”引擎”( 微处理器 微控制器或数字信号处理器1 、至少l o 万门的用户门以及相当容量的存储器。要 在芯片上整体实现c p u 、d s p 、数字电路、模拟电路、存储器等多种电路：综合 实现图像处理、语音处理、通信规约、通信机能、数据处理等各种功能。 s o c 设计的最大特征可以用复杂和高速来形容，目前已经有4 g h z 以上的 c m o s 数字电路问世，集成规模也达到了千万门级。设计者面临前所未有的挑战， 人们不仅要考虑传统v l s i 设计中的时序、面积问题，更重要的是要在信号完整 性方面做很多工作，在高速、小尺寸和低电压的情况下，系统对稳定性的要求显 然更加苛刻。在设计实现过程若忽略了信号完整性，可能导致流片失败或难以达 到性能指标。近来的研究表明，随着加工的几何尺寸不断变小，设计电路能工作 图2 i 随着加工尺寸的不断减小s i 效应是芯片失效的可能性不断增加 山东大学硕士学位论文 在预定水平的可能性越来越小，更多的设计则由于功能的故障而不得不重新开 发，图2 - 1 “1 说明了这种情况。 2 2 信号完整性的产生 随着电路布局布线的复杂度日益膨胀，从而需要更多的金属布线层。为了控 制芯片尺寸。互连线的线宽变得越来越小，门和互连线上的电容在减小，然而同 时互连线的电阻却在变大。按照理想的尺寸缩小效应，如果尺寸缩小到原来的 1 s ，那么电阻就会变成原来的s 倍。由于电阻的增加而导致的r c 延迟变得越来 越大。当采用0 2 5 u m 工艺时，由互连线效应导致的延时为+ 3 0 ：采用0 1 8 u m 工艺时， 由互连线效应导致的延时为+ 5 0 ；而采用0 0 9 u m 工艺时，由互连线效应导致的延时超过 8 0 “1 为了减小这种延迟，就必须要减小电阻，一个重要的措施就是增加金属的 厚度。随着尺寸的降低，连线的厚宽比( t h i c k n e s s w i d t h ) 不断增加，闻距又 不断减小。这种情况下，连线之间的耦合电容就自然的在增加。到了0 1 3 u m ， 线间耦合电容远远超过了衬底电容( 图2 2 ) 。结果就是，信号间的电容耦合使 产生信号干扰的可能性增加，这是造成连线信号串扰的根本原因，也是信号完整 性问题中最重要的影响因素之一。 图2 21 o u m 和0 1 3 u m 线间电容 另外一个产生信号串扰问题的原因就是电路噪声容限的降低。对一个具体的 电路来说，噪声容限越大，意味着该电路的抗干扰能力越强，性能也就越好。噪 声容限越小，意味着该电路很容易受到外界条件的干扰。在一定的工艺水平下， 山东大学硕士学位论文 要想提高电路的工作速度，除了系统结构的优化外，必须使用特殊的电路结构。 现在的高频率的c p u 普遍采用动态逻辑电路来提高电路的工作速度。虽然动态 逻辑电路速度的确能达到高速，但却是以牺牲噪声容限来达到的。噪声容限的降 低，直接导致了串扰更容易千扰电路，造成电路逻辑混乱。 下面的表1 清晰的显示了随着加工尺寸降低s i 的增长趋势。表中显示， 从o 1 8 到0 1 3 u m ，线的厚宽比从1 8 增加到了2 。l ，而p i t c h 从0 5 6 减小到了 o 3 9 u m 。晶体管的翻转频率由3 0 g l z 增长到了4 0 g h z ，芯片尺寸由3 4 0 r a m 2 增加 到4 3 0 m m 2 ( 这意味着连线的长度的增加) ，这些因素直接加重了串扰( c r o s s t a l k ) 。 虫奎奎堂堡主堂垡笙奎 y e 盯酣f n y f r d d u c 血m s l i i m 世m】9 9 9 2 0 0 2 i 垴o o s 融船m 垃o n01 8 “01 3 仙 e 助p 口咖，揪c 目 。膏 筒曲，f ，酣聊口jo 叠p 目手打拙榭 p o r 如r m j n 墙e n 慵s ( d r a m m h l01 8 l l01 3 l 上 b l 拙n l 妇s ( 船u g 删0 1 舢0 1 0 仙 g a l e n i j c i m e s s3 - 4 蛳2 3m 砬l a 舛 6 - 77 匝r 蛐n i n 耙x c o x c t l e r 嘻h l o g i e1 3 0 03 , 3 0 0 f n 恼；日如h i 小一”一 + ，m + l z h1 怖r c 陆岫菇城e 船；蛹m 洳洫e 2 2u 批m 2 2 c m 豆l l i m 通鳅融k v e l 辩乜l i r b u l a b r2 5 4 12 0 2 5 e k 廿nd i e l 村妇曲c o 搬 m d l o z 证t 珀r 口面b 小帕6 2 m1 8 m m 帅跏蚰 2 简m7 6 8 m u s a b 酝瓣西b 啦h 1 2 ( a u b i a v o 曲 1 4 m2 4 m c h i l 。s i z , 3 4 0m m 2 8 0 0 m m 24 3 0 n m a i 9 0 0 蛐位 姒琳嫩s 虹出t 旭d i 缸嘴乜r3 0 0 r 鼬3 。0 拍m m u d 矾i m m 6 盎c 0 1 埘2 42 22 4 l2 4 n m 白e l o f 出础h 套“【x j m 1 8 6 9 3 42 5 5 3 l1 2 7 7 n 1 蝴o f p a d m g ep j 地侣姐s 1 4 0 07 0 q 1 9 1 5 i 9 5 7 s b r t 黜f i t c h 0 3 6 衄0 5 6 i m 0 2 6 哪l o3 9 雌 l 噍乜l 船p 啦毡i j o ( h 册 i 821 i 旺l l j l 啪l n s 蜘幽v o l h 邸1 j 1 名v1 _ 2 15 v 五籼n 孙聃l 9 缸w t k 札五哟i a w ( p o 幽) 1 3 0 w ( h e a t 血& ) 12 w 蹦k ) a 柏d e l a y1 2 1 3 9 1 0 v t 墨i g m洲4 0 州 o n c h i p 缸z b 虻脚q k 1 2 0 06 0 0 1 6 0 0i鼬0 o n c h i p l o c i l c l o c k 1 2 如 2 1 0 0 c h i p t o b d o p e e d 1 2 0 04 8 01 6 0 0 8 8 5 n 蚴铡吐i f r 胛e 打胁呻n 哆( g h z ) 3 52 5 7 j 5 t h d 画5 毫o r f 【( g 瑚 3 0 4 0 t r a n s i s t o r n f f 西l51 s j g r 出i k 如n ( s 2 1 ) 1 2 0 击 c 1 2 0 d b c a i n f d b 2 0 2 0 , - i f , l i p ( c 如蚰42 5 n f ( 出) 1 5 ( l o w 、n o b e 4 ( i 恤e z ) 1 2 ( l o w 涵l 3 ( m 绷) a m m a m 蝴， 表is o c 设计的工艺参数变化趋势 2 3 信号完整性的内容 传统的电路分析技术通常都将元器件看作是带有独立电阻电容( r c ) 负载的 理想电压电流源。然而在当今的深亚微米设计中，导电金属层的电气特性显得 越来越重要，我们再也不能假想那些电压电流源和负载是理想和完全独立的了。 山东大学硕士学位论文 信号完整性即信号响应相对于理想模型的畸变( 由导体寄生效应所引起) ，如图 2 3 。实线表示理想的波形，而虚线表示畸变的波形。 v ”# b 豁鬻鬻 图2 3 理想和畸变的信号响应波形 信号完整性包括以下一些方面内容 2 3 1 信号串扰问题 如前面所讲的，串扰或耦合电容引发的信号响应误差是最典型的s i 问题。 图2 - 4 展现的则是由衬底电容和线间耦合电容引发的互连延时和加工尺寸的关 系。很明显，当特征尺寸为0 1 3 u m 或更小时，线问耦合电容引发的延时将占总 互连延时的主要部分。 图2 4 不同的加工尺寸下的互连延时 山东大学硕士学位论文 串扰可能导致信号延时的变化，从而引发时序违例；也可能产生短时脉冲波 形干扰，从而导致功能故障。 串扰引发的延时： 为了更清楚的说明串扰所引发一些效应，考虑图5 所示电路。这一简单的 电路由三个网络( 网络a 、网络b 及网络c ) 通过两个电容( c c l 及c c 2 ) 耦合而成。 为便于讨论，我们将网络归类为“受扰网络( v i c t i m ) ”或“干扰源( a g g r e s s o r ) ”。 “受扰网络”是我们计算延时和逻辑电平的网络。( 图5 中的网络b ) “干扰源”是对“受扰网络”产生显著耦合电容的网络，前者网络上信号的跃 迁会对后者的信号变换时序产生影响。( 图5 中的网络a 和网络c ) 、 图2 5 耦合电容：干扰源和受扰网络 干扰源上的信号的变换会通过耦合电容部分地传递到受扰网络，这可能导致 在受扰网络上信号的变换波形产生不可预期的畸变。畸变的后果便是使受扰网络 上原本所测得的延时或原先所期望的信号变换发生改变。由于串扰所带来的这种 时序上的变化称之为串扰延迟，它可能引起建立保持时间的违反( s e t u p h o l d t i m ev i o l a t i o n ) 。受扰网络上逻辑电平的意外变换则称之为串扰噪声( 短时脉 冲波形干扰) 。 如图2 6 所示，依据干扰源和受干扰网络上信号跃变的不同方向，延时的变 化可能是以下情况之一： 若受扰网络和干扰源上信号跃变方向相反，则延时增加。 山东大学硕士学位论文 若受扰网络和干扰源上信号跃变方向相同，则延时减小。 串扰对功能性的影响 丽弋一 图2 6 串扰对延迟的影响 除了影响时序外，线间的容性耦合也会引发功能故障。当干扰源和受扰网络 同时发生跳变时，受扰网络上的信号时序将会加速或减慢。当一个原本没有跳变 的受扰网络附近干扰源上信号发生跳变时，干扰源引入的噪声( 或g l i t c h ) 可能 会导致受扰网络上的信号非正常跳变或发生逻辑上的故障。这一效应被称作串扰 噪声( 或短时脉冲波形干扰) 。 图2 7 所示即为串扰对功能性的影响。由于容性耦合( c c ) 的存在，图中的干 扰源网络在原本没有跳变( 逻辑电平0 ) 的受扰网络上引入了短时脉冲波形干扰。 这将使缓冲器的输入端发生跳变，该跳变传播到一系列其他元器件上后最终将引 发逻辑故障。注意，串扰噪声( 短时脉冲波形干扰) 可能在电源电压范围内( 低于 v d d 且高于v s s ) ，也可能超过电源电压范围( 高于v d d 或低于v s s ) 。超过电源电压 范围的短时脉冲波形干扰可能不会影响到组合逻辑。但对时序器件会导致 “p a s s g a t e s ”现象，锁住错误的逻辑状态。 图2 7 串扰对功能性的影响 山东大学硕士学位论文 2 3 2 电压降问题 i r 压降是指出现在半导体电路中电源和地网络上电压下降或升高的一种现 象。随着半导体工艺的发展，金属互连线的宽度越来越窄，导致它的电阻值上升， 所以在整个芯片范围内将存在一定的i r 压降。i r 压降的大小决定于从电源p a d 到逻辑单元间的等效电阻的大小，如图2 8 所示 2 8 等效电路 当晶体管有开关动作时，假设逻辑单元g 4 的电源p a d 处的电压为v d d ，g 4 所消耗的 电流为1 4 安培，而其它逻辑单元的电流都为0 ，电流1 4 透过电源网格从外部电源 流向g 4 。那么逻辑单元g 4 处的v d d 上的i r 压降为： i r d r o l h = 1 4 x ( r 1 i + r 1 2 + r 1 3 + r 1 4 ) 逻辑单元g 2 的v d d 上的i r 压降为： i r d r o l = 1 4 x ( r l t + r 1 2 ) 因此，芯片设计中的每一个逻辑单元的电流都会对设计中的其它逻辑单元造成不 同程度的i r 压降。如果连接到金属连线上的逻辑单元同时有翻转动作，那么因此 而导致的i r 压降将会很大。然而，设计中的某些部分的同时翻转又是非常重要的 例如时钟网络和它所驱动的寄存器，在一个同步设计中他们必须同时翻转。因此， 一定程度的i r 压降是不可避免的。 i r 压降可能是局部或全局性的。当相邻位置一定数量的逻辑单元同时有逻辑 翻转动作时就引起局部i r 压降现象，而电源网格某一特定部分的电阻值特别高 时，例如r 1 4 远远高出预计值时，也会导致局部i r 压降：当芯片某一区域内的逻 辑动作导致其它区域的i r 压降时，称之为全局现象。 i r 压降问题的表现常常类似一些时序甚至可能是信号的完整性问题。如果芯 山东大学硕士学位论文 片的全局i r 压降过高，则可能出现功能错误，是芯片彻底失效。局部i r 压降只在 一些特定的条件下才可能发生，例如总线上的信号同时翻转，这是芯片会间歇性 的表现出一些功能故障。 图2 9 表明单元延时的增加是供电电压的函数。典型的设计准则是将i r 压降 限制在电源电压的1 0 以内，但即便这样的电源电压下降也将使单元延时增大 1 0 。不同单元的i r 压降不同，不仅使各基本单元的工作电压不同，而且导致下 一个连接单元的栅电压减小，电源线的噪声容限降低。压降效应会增大时钟网络 的s k e w ( 斜率) ，从而减小数据的保持时间，或者会增大信号的s k e w ，减小信号 的建立时间。这都会造成数据信号的传输延迟和电平不可预测，导致数据传输错 误。随着制程向更高工艺发展，器件几何尺寸变小，电源和地导线的阻抗相对增 加，压降效应对芯片的时序和可靠性影响会更大，c a d e n c e 的白皮书中指出，i r 从l - 7 v 下降到1 6 v 会导致时延增 j h s 0 ，甚至更多的变化：在采用0 1 8 u m 以及更 先迸工艺的设计失败案例中，有2 0 是由于压降效应造成的。 2 9 电源电压与延时的关系 因为i r 压降对时延、功能等方面的影响，所阻有必要采取措施减小设计中的 i r 压降。首先可以通过减小电源网络上的电阻来实现。但这种方法受到芯片面积 和布线空闻的制约：其次可以在电源线上加退耦电容和采用异步电路设计方案： 山东大学硕士学位论文 另外，采用铜作为芯片互连线也可以降低导线电阻，从而减小压降效应。 2 3 3 电迂移问题 金属电迁移问题用来表示导致芯片上金属互连线断裂、熔化等的一些失效原 因。当电子流过金属线时，将同金属线的原子发生碰撞，碰撞导致金属的电阻增 大，并且会发热。在一定时间内如果有大量的电子同金属原子产生碰撞，金属原 子就会沿着电子的方向进行流动。这将会导致两个问题：第一，移动后的原子将 在金属上留下一个空位，如果大量的原子被行动，则连线断开；第二，被移动的 原子必须停在某一个地方，如果这些原子停在某个地方使别的金属连线短路，则 芯片的逻辑功能就会被改变，因而发生错误“1 。 电迁移是一个长时间的损耗现象，常常表现出经过一段时间后芯片有时序或 功能性错误。如果芯片中某一根连线是唯一的，那么当产生电迁移问题以后，会 导致整个芯片功能失效。电源线和地线网格很容易受到电迁移的影响，因为流经 其上的电流都趋向于大电流和单向性。时钟信号线也容易遭遇电迁移，主要是出 陡峭的边缘，大电流密度和频繁的跳变。在一般单元内( 尤其是只承担单向电流 的部分) 的镀金层上和单元之间的互连层上也很容易受到电迁移的影响。而在先 进的甚深亚微米制造工艺中，通孔特别受到电迁移影响，主要是由于其相对高的 电阻。承担双向电流的金属线般来说寿命会长一些，但时间长了同样会存在电 迁移失效。 电迁移在窄互连中导致了几种不同的失效。而要解决金属电迁移问题，第 种方法是在长线上插入缓冲器，这些长线通常具有更高的电流和更快的信号开关 速度。需要强调的是，如果缓冲器速度大, j , e jj j 好低于驱动器。这种方法就能降低 信号线上的负载电容，并且降低信号的转换速率。另外一种可能的解决方法就是 改变驱动器和接收器单元。 2 t o 电迁移现象 山东大学硕士学位论文 2 3 4 热电子问题 对一个晶体管来说，如果栅漏或源漏电压过高，沟道中的电场过强，有些电 子就会处于过高的能量水平上，被势垒俘获而成为热电子( h o te l e c t r o n ) 。由于携 带较高的能量，热电子可能会发射到栅氧中，久之将引起阂值电压漂移和迁移率 降低，并导致晶体管失效。 避免热电子问题似乎可以通过降低工作电压来达到，但由于要牺牲性能，并 不现实。这个效应可以通过使用e d a 软件进行晶体管级的分析，来计算发生热 电子效应的概率。 2 3 5 线自热现象 导线自热，有时称为信号线的电迁移，是热状态频繁改变而引起的导线内部 机械故障。当脉冲通过导线时，导线本身的功耗将使导线温度超过氧化层温度。 氧化层和导线之间的温度差异会产生机械应力，最终使导线断裂。低k 值的电介 质热传导性差，机械强度低，因此用其制作的导线自热问题将更为严重。 导线自热问题由来已久，但在0 2 5 微米及其以下工艺必须采用智能化程度更高的 设计工具来解决导线自热问题，否则芯片将无法工作。传统的方案是先进行布局 和参数提取，然后作信号和设计的完整性分析两将导线自热问题安排在最后解 决，这些工具可以发现问题所在，但不能自动纠错或指导设计工程师解决问题。 在深亚微米设计中，串扰分析和寄生参数提取不再是布局后的任务，它必须与设 计协同进行设计工具必须具有相当的灵活性，因为对于不同的具体应用，信号 完整性问题的难度不同，例如芯片寿命对视频游戏机来说可能无所谓，但对心脏 起搏器的佩带者来说则生死攸关。 2 3 8 天线效应 在集成电路制造过程中，由于多层金属是一层一层生长的，在没有完全连通 形成泄放通路之前，有些栅氧上相连的金属线上积累了较多的电子，形成静电电 压，从而导致搬氧化层被击穿，这就是所谓的天线效应。越来越小的栅区面积和 不断增加的互连信号线长度的比率会使天线效应越来越严重，最小化这种天线效 应的基本方法是限制金属区域面积和周长的比例，并限制栅区面积和周长的比 2 0 山东大学硕士学位论文 值。采用这样的规则可以减少电荷的聚集和转移过程。 2 4 本章小结 当工艺尺寸达到0 1 s u m 时，信号完整性问题开始变得不可忽略了，如串扰、 i r d r o p 效应、天线效应、电迁移效应等等。而当工艺尺寸进入0 1 3 u m 甚至以下 时，信号完整性的问题则变得十分的突出。这些问题严重影响芯片的功能，如果 不采取措施解决，将导致芯片失效，最终导致设计失败。而重新设计的结果是研 发成本的上升以及市场的错失。因此，我们首先需要从本质上了解信号完整性的 内容以及根本原因。在国外，由于工艺上的领先，信号完整性研究已经比较深入， 许多公司都有自己的一套信号完整性分析方案。而国内由于工艺上的落后，主流 设计还都在0 2 5 u m 以上，没有遇到信号完整性问题，从而缺乏这方面的经验。 所以，我们的当务之急是需要自己寻找到一种解决信号完整性分析的方案以适应 当前激烈的竞争。 山东大学硕士学位论文 第三章v l s i 中信号延时问题的分析 3 1 互连线延时的定义 随着集成电路工艺水平的发展和芯片工作速度的不断提高，互连线已经逐渐 成为决定电路性能的一个重要因素。互连线对电路性能的影响主要表现在它会增 大信号的延时和信号间的串扰。对于庞大的互连线网络，传统的电路模拟方法( 例 如：s p i c e ) 已经无法满足电路设计和验证的需要。在电路分析中，互连线网络一 般被等效为r c l 电路来分析。结合线性网络约减的s p i c e 工具大大提高了电路分 析的效率。由于在电路设计和验证过程中必须反复计算电路的延时和串扰，因此 需要更快的互连线延时和串扰的估算方法“1 。 实际运用中有许多不同的方法来定义延时，其中最常用的有两种第一种定 义延时的方法是把延时定义为阶跃响应达到它终值一半时所需要的时间t o 。第二 种定义延时的方法则是把延时定义为该阶跃响应由它终值的l0 9 6 增加到g o 所需 要的对问。后一种延时定义虽然更为实际并十分适合于在试验中运用，但却不适 合进行计算和理论研究，这是因为针对所考虑的每一种情形必须计算出阶跃响应 曲线。为此，w c e 1 r e 提出了另一种定义延时的方法。即