（电路与系统专业论文）万兆以太网及SDH+STM64用CMOS并串转换芯片设计[电路与系统专业优秀论文].pdf

摘要 多媒体通信的快速发展使得对网络通信容量的需求也在不断增长，万兆以太网技术的 发展正是适应了这一需求。而作为通信系统骨干网络所采用的主要标准，s d h ( s y n c h r o n o u s d i g i t a lh i e r a r c h y ) 也得到了广泛的应用。 作为万兆以太网和s d h 收发机的重要模块之一，并串转换电路需要处理频率约为数 据速率( 1 0 一g b s ) 一半的高频信号。本文给出了一个应用于万兆以太网的1 0 - g b s4 ：1 并串 转换电路，考虑到芯片的通用性，该并串转换芯片也支持s d hs t m 6 4 的应用。 树型结构的使用降低了大部分电路的工作速率，从而简化了设计，也减小了芯片功耗。 在2 ：1 并串转换单元中采用了改进的并行结构，利用一系列d l a t c h ( d 锁存器) 调整进入 数据选择器的时钟和数据问的相位关系，以提供更大的相位裕量，使电路可以更可靠地工 作。在高速2 一b i t 数据选择器的设计中采用了并联峰化技术，以拓展其带宽。 文章给出了并串转换电路的系统设计方案、各模块设计要点、模拟结果以及在芯片测 试结果。芯片使用t s m co 1 8 一g mc m o s 工艺实现。在1 8 v 供电电压下，芯片输出数据速 率达到了1 0 一g b s ，芯片面积1 4 1m m 2 ，功耗3 0 0m w ，低于同类芯片功耗。 本课题得到了国家8 6 3 计划“1 0 g b s 以太网物理层上下行接口处理芯片研究，坪1 0 4 0 g b s 光收发关键器件芯片技术研究”两个项目的支持，其中万兆以太刚项目已经顺利通过 8 6 3 专家组验收。 【关键词】万兆以太网s d h 并串转换电路c m o s a b s t r a c t t h er a p i dg r o w t ho fm u l t i m e d i ac o m m u n i c a t i o nu s ed e m a n d sa l le x p a n s i o nt h ep r e s e n t t r a n s m i s s i o nc a p a c i t y ，t h ed e v e l o p m e n to f1 0g i g a b i te t h e m e ti sa ne f f e c t i v es o l u t i o nt om e e t t h ed e m a n d a st h em o s ti m p o r t a n ts t a n d a r df o rb a c k b o n ec o m m u n i c a t i o nn e t w o r k s ，s d h ( s y n c h r o n o u sd i g i t a lh i e r a r c h y ) h a sa l s ob e e nw i l d l yu s e d a so n eo ft h ek e yc o m p o n e n t so f1 0g i g a b i te t h e m e ta n ds d i t s o n e t ，s e r i a l i z e rm u s t h a n d l eh i g h - f r e q u e n c ys i g n a l sw h o s ef r e q u e n c i e sa r eh a l fo ft h ed a t ar a t e ( 1 0 一g b s ) a4 ：1 s e r i a l i z e ro p e r a t e sa t1 0 g b sw a sd e v e l o p e d ，w h i c hc a r lb eu s e di nb o t h1 0g i g a b i te t h e r n e ta n d s d hs t m 一6 4 t r e e - t y p es t r u c t u r ed e c r e a s e st h es p e e do fm o s tm o d u l e s ，w h i c hm a k e sd e s i g ne a s i e r , a n d d e c r e a s e st h ep o w e rc o n s u m p t i o n i m p r o v e dt r e e t y p es t r u c t u r ew a su s e di n2 ：1s e r i a l i z i n gu n i t t h ed i f f e r e n c eb e t w e e nt h ep h a s e se n t e rt h e2 - b i ts e l e c t o ri sa d j u s t e db yd l a t c h e s ，w h i c hm a k e s t h ec i r c u i tw o r kr e l i a b l y , a n dh a sl a r g e rp h a s em a r g i n t oe n l a r g et h eb a n d w i d t ho fh i g h2 - b i t s e l e c t o r , s h u n tp e a k i n gt e c h n o l o g yw a su s e d d e s i g nm e t h o do fs y s t e ma n dm o d u l e sw a sd i s c u s s e di nt h ep a p e r s i m u l a t i o na n dt e s t i n g r e s u l t sw e r ep r o v i d e d t h ec h i pw a sf a b r i c a t e di nt s m c0 1 8 一g mc m o sp r o c e s s o u t p u td a t a s p e e d o f t h ec h i p i s u p t 0 1 0 一g b s w i t h l 8 vs u p p l y v o l t a g e d i ea r e ae q u a l s l 4 1 r l n l z p o w e r c o n s u m p t i o no f t h ec h i pe q u a l s3 0 0 m w , l o w e r t h a n t h a t o f t h es a m e k i n d so f c i r c u i t s t h i sp r o j e c tw a ss u p p o r t e db yh i t e c hr e s e a r c ha n dd e v e l o p m e n tp r o g r a mo fc h i n a , a n d h a sb e e na p p r o v e db yt h ee x p e r t s k e yw o r d s ：10g i g a b i te t h e r n e t ，s d h ，s e r i a l i z e r , c m o s 东南大学学位论文独创性声明 本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成 果。尽我所知，除了文中特- n a n 以标注和致谢的地方外，论文中不包含其他人已经发表或 撰写过的研究成果，也不包含为获得东南大学或其它教育机构的学位或证书而使用过的材 料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了 谢意。 研究生签名：啦! 连釜基日期：! ! ! ：! ：； 东南大学学位论文使用授权声明 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交学位论文的复 印件和电_ i 二文档，可以采用影印、缩印或其他复制手段保存论文。本人电子文档的内容和 纸质论文的内容相一致。除在保密期内的保密论文外，允许论文被查阅和借阅，可以公布 ( 包括刊登) 论文的全部或部分内容。论文的公布( 包括刊登) 授权东南大学研究生院办 理。 研究生签名：缝! 垒盖导师签名日期：! ! ：尘 第一章绪论 1 1 万兆以太网及s d h 简介 第一章绪论 由于计算机网络的不断发展，对于网络带宽的需求也在不断增长，万兆以太网技术正是在这种条件 下应运而生的。2 0 0 2 年6 月，万兆以太网技术标准i e e e8 0 2 3 a e 由i e e e 标准委员会审议通过，其数据 传输速率高达10 - g b s ，传输距离最远可达4 0 公里。 以太网技术凭借着标准开放、结构简单、管理方便、价格低廉、网络可平滑升级等一系列优点最终 从当初并列的三大标准中脱颖而出，并成为局域网的主流技术，且在城域网甚至广域网范围得到了进一 步应用。、 万兆以太网是一种只采用全双工与光纤的技术，其物理层( p h y ) 和o s i 模型的第一层( 物理层) 一致，它负责建立传输介质( 光纤或铜线) 和m a c 层的连接，m a c 层相当于o s i 模型的第二层( 数 据链路层) 。8 0 2 3 a e 标准定义了2 种类型的p h y ，即局域网p h y 和广域网p h y 。这2 种p h y 的区别 在于广域网的接口子层( w i s ) 包含一个简化的s o n e t s d h 帧。为了降低广域网p h y 的操作成本， i e e e8 0 2 3 a e ： 作组综合了s o n e t s d h 等各有关标准，使得万兆以太网可以利用s o n e t s d h 平稳地 通过广域骨干网。 万兆以太网的数据传输速度为1 0 一g b s ，传输距离最远可达4 0 公里。如此高的速度和如此远的距离 使以太网结构的应用延伸至局域网之外它从未涉足过的领域，高速存储网络、城域网和广域网都成为其 指向目标。从目前网络现状而言，万兆以太网最先应用的场合包括教育行业、数据中心出口和城域网骨 干。 由于万兆以太网的正式标准i e e e8 0 2 3 a e 是在2 0 0 2 年6 月被i e e e 标准委员会批准的，因此万兆 以太网的发展在国内乃至国际都只处于起步阶段，目前国内外许多大学、研究所和知名公司都在加紧进 行这方面的研究。 万兆以太网以其广阔的市场前景促使国内外包括a v a y a 、c i s c o 、e n t e r a s y s 、f o u n d r y 、r i v e r s t o n e 和华为公司在内的多家厂商都在正式标准批准之前就开始了万兆以太网交换机的研制，并且已宣布推出 多款万兆以太网交换机产品，而北电网络公司也推出了万兆光以太网交换机。 作为通信系统骨干网络所采用的主要标准，s d h ( s y n c h r o n o u sd i g i t a lh i e r a r c h y ) 也得到了广泛的 应用。s d h 有美国光接口标准s o n e t 演化而来。s o n e t 是为了解决准同步数字体系( p d h ) 的缺点 而产生，s d h 对s o n e t 进行了修改，以适应欧洲接口速率，s d h 被c c i t t ( 现在更名为i t - u ) 采用 作为全球传输标准。表1 1 归纳了s d h 各个系列的比特率。 表1 1s d h 的标准比特率 系列比特率( m b s ) s t m 11 5 5 5 2 0 s t m - 4 6 2 2 0 8 0 s t m 1 62 4 8 8 3 2 0 s t m 6 49 9 5 3 2 8 0 s t m 1 2 819 9 0 6 5 6 0 s t m 2 5 63 9 8 1 3 1 2 0 s t m 5 1 2 7 9 ，6 2 6 2 4 0 s t m 10 2 415 9 2 5 2 4 8 0 东南大学硕士学位论文 本文的1 0 g b s 并串转换电路正是针对万兆以太网的应用而设计的，图1 1 显示了i s o o s i 七层模 型、基于1 0 一g b a s e r 类型介质的万兆以太网的层次划分、我们所设计的并串转换电路所在的p m a 子 层的结构以及三者之间的关系。同时考虑到兼容性，芯片也支持s d hs t m 一6 4 的应用。 a p p l i c a t j o n p r e s e n t a t i o n s e s s i o n t r a n s p o r t n e t w o r k d a t al i n k p h y s i c a l x煳gmi。驿i一 ll o g b a s e - rp c si x s b l - i 7 m d i ：m e d i ad e p e n d e n ti n t e r f a c e p c s ：p h y s i c a lc o d i n gs u b l a y e r p m a ：p h y s i c a lm e d i aa t t a c h m e n t p m d ：p h y s i c a lm e d i u md e p e n d e n t x g m i i ：10g i g a b i tm e d i ai n d e p e n d e n ti n t e r f a c e x s b i ：10g i g a b i ts i x t e e nb i ti n t e r f a c e 图1 1 基于1 0 一g b a s e r 类型介质的万兆以太网层次划分以及p m a 子层结构 1 2 本文工作介绍 作为万兆以太网物理层收发机的主要模块之一，并串转换电路有着极为重要的作用。目前常用的二l ： 作速率达到1 0 g b s 的同类芯片多采用b i p o l a r 卜3 1 、g a a s 4 。6 、s i g e 7 - 1 0 】、i n p 1 1 - 1 3 等： 艺实现，仅有少 数芯片以c m o s 工艺【l 孓1 7j 实现，而且通常都有很大的功耗和芯片面积。由于c m o s 工艺集成度高、：l 二 艺成熟、成本低廉，且易与数字电路进行单片集成，因此使用c m o s ： 艺设计高速电路是必然的趋势， 我们的设计将使用标准的0 1 8 一i - t mc m o s 工艺来实现。然而c m o s 工艺本身对于高速电路设计而言也 存在很多缺陷，所以我们的设计工作是有一定难度的，对于国内集成电路设计水平的提高也是具有积极 意义的。 按照万兆以太网标准8 0 2 3 a e 的要求，最终需要实现1 6 ：1 输出数据速率为1 0 3 1 2 5 g b s 的并串转换 电路。但由于流片的费用相当昂贵，为了节约设计成本，本文的： 作主要集中在最重要也是设计最困难 的4 ：1 高速并串转换部分的设计，这可以为后续的设计二i ：作提供非常重要的参考，在此基础上完成1 6 ：l 并串转换电路的设计也将会变得较为简单。 本文将讨论深亚微米c m o s 二i = = 艺及高速电路设计中的要点，介绍常用的并串转换电路的结构，提 出1 0 g b s4 ：1 并串转换电路的设计方案，并对各单元电路的工作原理进行细致的理论分析，给出电路 的模拟结果，另外还将讨论高速电路版图的设计，并总结我们在并串转换电路的版图设计中的一些经验， 文章的最后会给出芯片的测试方案以及测试结果，并针对测试中发现的问题提出相应的改进方案。 表1 2 是对于我们将要讨论的1 0 一g b s4 ：l 并串转换电路的简单描述，更详细的描述和时旨标将在后续 的章节中给出。 2 兰 li - t 。l 幽 第一章绪论 表1 21 0 一g b s4 ：1 并串转换电路的简单描述 功能实现四路低速数据到一路高速数据的并串转换 输入数据速率 2 5 g b s 输出数据速率l o g b s 输入时钟频率 5 g h z 3 ， 。k 东南大学硕二b 学位论文 第二章深亚微米c m o s 工艺及高速电路设计 本课题中我们设计的复接电路工作在1 0 g b s ，使用t s m c0 1 8 一g mc m o s 工艺实现。在深亚微米 工艺条件下器件的寄生效应变得非常严重，而这些寄生效应对高速电路的工作会产生很大的影响。深入 理解晶体管、无源元件、互连线的寄生效应和高频特性是我们完成深亚微米工艺条件下高速电路设计的 基础。 本章将结合高速电路设计以及我们所使用的t s m c0 1 8 - g mc m o s 工艺对有源器件、无源元件、互 连线，以及它们的设计要点分别进行分析。最后还会对高速电路设计中匹配的概念作简单的介绍。 2 1 晶体管 2 1 1 厶和 础 要完整地描述晶体管的高频特性是复杂的，通常我们总是希望可以用一个或较少的几个参数来描述 一种工艺晶体管的高频特性，以方便我们在高速电路设计中选择合适的工艺，使我们选择的工艺既可以 满足我们速度上的要求，又不至于工艺性能远超出我们的需要而增加不必要的成本，厶和六刎恰好满 足了我们的这样一种需要，结合这两个指标我们就可以比较方便地确定合适的工艺。 厶( 截止频率) 五指共射或共源组态时，输出短路状态下晶体管电流增益降至1 时的频率。m o s f e t 的厶可用 式2 1 来计算。 1r r 一= 二，l( 2 1 ) 。 2 zc 擎+ c 口 。 由于m o s f e t 的c 芦利c 随着晶体管的工作区域不同会有所变化，所以由于m o s f e t 的也会随 着品体管： 作区域的变化而变化。当m o s f e t 工作在饱和区时： 厶1 百g m 百3 鼍掣 ( 2 2 ) 可见当m o s f e t 工作在饱和区时办可以通过在一定范围里进行调节。作为晶体管的一个高频指标， 再在一定程度上描述了晶体管所能工作的最高速度和带宽，对于工艺的选择有一定的参考价值，在工 程技术中通常将办1 0 到 5 作为晶体管所能工作的频率上限。但由于输出端短路，该端口的输出电 容、输出电阻、米勒效应都被忽略了，因此它并不是放大器实际带宽的关键参数。 厶似( 单位功率增益频率) 在许多高频电路里矗并不能反映晶体管的实际工作情况，例如振荡器和功率放大器，这些电路将 直流功率转化为交流功率，从而使输出功率大于输入功率，即具有功率增益，这时我们就需要用厶删来 表征晶体管的工作情况。 厶删指共射或共源组态时，晶体管功率增益降至1 时的频率。 删的计算是复杂的，我们可以用 式2 3 来近似地表示。 第二章深皿微米c m o s 工艺及高速电路设训 m a x = ( 2 3 ) 显然厶似与栅极电阻有关，因此它比厶更全面。由于通过合理的版图设计可以减小栅极电阻，因此对 于大多数m o s f e t 而言x 可以远大于厶。输出电容对凡爿没有影响，因为它可以用一个纯电感来 抵销，并且不会减小负载得到的功率。 t s m c 0 1 8 一g mc m o s 工艺的疗 在t s m c0 1 8 p mc m o s ： 艺中n f e t 的厶大约为4 7 一g h z ，p f e t 的 大约为3 0 - g h z ，具体的 值需视晶体管的偏置情况而定，可以发现p f e t 的厅相对较低，因此在我们的设计中基本上都是采用 的n f e t 进行设计，以保证电路的速度。根据前面提到的：口呈技术中通常将厂丁1 0 到疗5 作为晶体 管所h 匕- - 作的频率上限，因此用t s m c0 1 8 一l l m c m o s 工艺来设计1 0 - g b s 的系统基本上已经达到了： 艺可以承受的速度上限。 2 1 2m o s f e t 寄生电容 m o s 电容是限制电路工作速度的一个重要因素，从某种意义上来说高速电路设计的过程就是克服 m o s 电容影响的过程。在m o s f e t 的四个端中的任意两个之间都存在有电容( 图2 1 ( a ) ) ，根据晶体 管： 作区域的不同，它们的数值也不相同( 表2 1 ，图2 1 ( b ) ) 。 d g s ( a ) b ( b ) 图2 1m o s f e t 寄生电容 表2 t不同工作区域m o s 电容的近似计算公式 电容截止 线性区 饱和 c g s e 。 c g c 2 + c 。2 c g 。3 + c 。 c 鲥c 。c g c 2 + c ：。vc 。 c 驴c g c c c 6 ( c g 。+ c c 6 ) 速度饱和( v e l o c i t ys a t u r a t i o n ) 沟道中的载流子在外电场的作用下加速，但散射现象会使载流子损失一部分能量。电场强度较低时 载流子的平均飘移速度与电场强度成正比，但在硅中当电场强度增大至1 0 6v m 左右时载流子飘移速度 与电场强度的关系变得很弱，最终会趋于饱和值1 0 m s 。因此当载流子从源极进入沟道流向漏极时被 加速，在沟道中的某一点载流子可能会达到速度饱和。在极端的情况下载流子甚至会在整个沟道区域达 到速度饱和，这时电流与过驱动电压呈线性关系，而且与沟道长度无关。 热载流子效应( h o tc a r r i e re f f e c t s ) 在漏极附近热载流子以极高的速度撞击硅原子，发生碰撞电离，产生新的电子空穴对，电子流向 漏极，而空穴流向衬底。从而产生了有限的漏一衬电流。如果载流子获得足够的能量，也可能注入栅氧 中甚至流出栅极，产生栅电流。通常通过测量衬底电流和栅电流来研究热载流子效应。 漏源电压引起的输出阻抗变化( o u t p u ti m p e d a n c ev a r i a t i o nw i t hd r a i n s o u r c ev o l t a g e ) 随着巧，。增大夹断点向源极移动，源端耗尽区展宽的速率减小，从而产生一个更大的输出阻抗。在 短沟道器件中，随着。的进一步增大，漏致势垒降低变得更加显著，导致阈值电压减小，漏电流增大。 漏致势垒减小引起的的减小与沟道长度调制引起的变化基本抵销，使输出阻抗基本维持不变。在 足够高的漏电压下漏区附近的碰撞电离产生一个大的电流( 由漏极流入衬底) ，实际上降低了输出阻抗。 n 的变化在许多电路中引入了非线性。 。 2 2 无源元件 与传统数字电路不同的是，模拟电路特别是高速电路会比较多地使用无源元件，本节将对在我们的 设计中使用到的电阻和电感做简要的分析。 2 2 1 电阻 ， 在我们的设计中电阻主要作为负载，我们有必要了勰不同类型电阻的特性，并根据应用合理选择。 7 m眦m飞i， 东南大学硕士学位论文 方块电阻( s h e e tr e s i s t a n c e ) 图2 2 所示的电阻可用式2 9 来计算。 尺：丝：旦三：砧= l ( 2 9 ) w ttw“矽 由于同一种工艺中同种类型电阻的厚度是确定的，因此习惯上鸳们用方块电阻尺口= p f 而不是电 阻率来表示一种电阻的单位值，这样我们就可以方便的通过电阻的方块数来估算电阻值的大小。 - 一 图2 2 方块电阻 电阻的估算 对于类似图2 3 中s 形的电阻我们可以利用下面的规则来进行估算 每个方块电阻值为r 口 转角处方块电阻值约为0 5 0 5 5r 口 接触孔所在方块电阻值( 不含接触孔电阻) o 1 4 如 图2 3 电阻值的估算 电阻的温度系数t c r ( t e m p e r a t u r ec o e f f i c i e n to f r e s i s t o r ) t c r 用来描述电阻值受温度变化影响的程度， ( i m p u r i t ys c a t t e r i n g ) 的函数， p 2 1 z = 1 2 p h o 。n4 - 1 1 。刚， 其中两个迁移率都是温度的函数： 它是声子散射( p h o n o ns c a t t e r i n g ) 和杂质散射 ( 2 1 0 ) 咖。，o ct ”( 对电子n = 2 3 ，对空穴n = 2 1 ) 2 帅。唧o ct 3 他m ( n ，为杂质浓度) 电阻值关于温度的函数以及电阻温度系数可以用式2 1 3 2 1 6 来表示。 r ( t ) = b 2 ( t 一瓦) 2 + b l ( t 一7 0 ) + b o t c r l = b 1 b o t c r 2 = b 2 b o 一r 一 ( 2 1 1 ) ( 2 1 2 ) ( 2 1 3 ) ( 2 1 4 ) ( 2 15 ) 第二章深亚微米c m o s 工艺及高速电路设计 t c r 三一l 击警l 电阻的电压系数v c r ( v o l t a g ec o e f f i c i e n to f r e s i s t o r ) v c r 用来描述电阻值受温度变化影响的程度，它是掺一z u - 。z h 类、掺杂浓度、 函数。电阻值关于电压的函数和电压系数可以用式2 1 7 2 2 0 来表示。 尺( 丁) = 以：l y l2 + 以。i 矿l + 以。 v c r l = a 1 a o v c r 2 = a 2 a o 瞅三删高等 ( 2 1 6 ) 电阻长度和电阻宽度的 ( 2 1 7 ) ( 2 1 8 ) ( 2 1 9 ) ( 2 2 0 ) 方块电阻的失配( m i s m a t c h i n go fs h e e tr e s i s t a n c e ) 由于工艺的偏差失配是不可避免的，失配的程度可以用式2 2 1 来定义。 m i s m a t c h ( ) = s t a n d a r dd e v i a t i o no f 俾j r 2 ) a v e r a g e ( r j ，r 2 ) x 1 0 0 ( 2 2 1 ) 2 2 2 螺旋电感 在我们的电路设计中螺旋电感的使用对电路性能的改善起到了很大的作用。 对于高频电路而言，标准工艺最大的缺点就是缺少高质量的电感，虽然我们可以用有源器件来构造 有源电感，但它们通常都会带来更多的噪声、失真和功耗。 在低频电路电感通常比较大，如果采用片上电感则会占用很大的j 苎= 片面积，因此通常采用片外电感。 而高频电路中的电感值较小，这使得片上集成成为可能，并且这时分立元件的精度也无法得到很好的控 制。 唯一的被j 一泛应用的片上电感是平面螺旋电感，图2 4 中是一个矩形平面螺旋电感，虽然从理论上 说圆形电感可以提供更高的o 值，但因为非麦哈顿( n o n m a n h a t t a n ) 的几何形状通常不被版图设计工 具支持，所以矩形的螺旋电感是被使用的最多的形状。 图2 4 矩形螺旋电感 在传统： 艺中电感并不是标准元件，当前的硅工艺( b i p o l a r 、c m o s 、b i c m o s ) 已经可以提供高 频性能良好、适合g h z 应用的晶体管，但却无法提供高q 值的电抗元件，主要的原因之一是硅衬底引 起的高频损耗。但随着硅： 艺和硅： 艺射频集成电路的发展情况正在得到改善。 一9 l，i 东南大学硕士学位论文 螺旋电感值的计算 七十年代，h m g r e e n h o u s e 就给出了精确的矩形螺旋电感的直流电感量计算公式，总电感被表示 成矩形螺旋的各段( s e g m e n t ) 导体自感与各段间互感之和。如果矩形电感由n 圈4 n 个金属段组成， 那么一共要计算4 n 个自感值，2 n ( n 1 ) 个正互感值和2 n 2 个负互感值。这种计算方法非常复杂，当电 感圈数较多时计算量会变得很大。 t h o m a sl e e 给出了一个可以计算不同形状螺旋电感感值的公式( 式2 2 2 ) ，据称该公式可以达到 2 一3 的准确度。 三= 华蚂肌 2 2 ， 其中 k t ：磁导率 n ：圈数 d a y 。：内外直径的算术平均数 p = ( d o 。d i 。) ( d o 。+ d j 。) ：电感的空心程度。 c i = c 。：电感的几何形状系数，由表2 2 定义 表2 2电感几何形状系数定义 形状c 1c 2c 3c d 方形 1 2 72 0 70 1 80 1 3 六边形 1 0 92 2 3o0 1 7 八边形 1 0 72 2 90o 1 9 圆形1 0 02 4 600 2 0 螺旋电感模型 螺旋电感的模型问题一直是阻碍螺旋电感得到广泛应用的主要问题之一，电感的模型准确与否直接 影响到电路的实际性能与设计性能的一致性。图2 5 是螺旋电感的一个简单模型1 9 】。 其中 图2 5 螺旋电感模型 尼 c s c p = 儿w 2 士：电感主线圈与引出线之间的电容 o x m l - m 2 1 0 第二章深亚微米c m o s 工艺及高速电路设t = w 。z 兰丛一：电感到衬底间的电容 z “2 - s u 6 c 所：华：衬底的电抗性，c s u b 的值在l o 。3 到1 0 一2f f 肛m 2 之间 r ，：电感的串连电阻，需考虑趋肤效应和邻近效应 ，) r 曲= _ ：衬底损耗，g 。b 的典型值为1 0 。s g m 2 ( c m o s ) ，包含电容耦合到衬底产生 w l b s l ，b 的损耗和利底涡流( e d d yc u r r e n t ) 损耗。 电感的自谐振频率 当频率高到一定程度时，电感的阻抗会由原来的感性转变为容性，这说明寄生效应已经占据了主要 地位，电感已无法正常：i 二作，这个频率叫做白谐振频率，图2 6 是电感电抗随频率变化的曲线。 2 3 互连线的寄生效应 寄生电阻 岷e a c t a n c e ，一c o l ， 。 刚仁z厂： f r e q u e n c y 图2 6 白谐振频率 互连线的寄生电阻可以利用2 2 1 中的相关模型来进行分析，在此不再赘述。 互连线的寄生电阻可以造成连线上的电势差( v o l t a g ed r o p ) ，这种影响在电源线和地线中最严重， 因为电源线和地线上的电流通常很大，在版图设计中必须加大它们的宽度来减小寄生电阻的影响。 寄生电容 寄生电容是互连线的一个重要的寄生参数，它直接影响到电路的性能，它的大小与版图设计密切相 关。、 对于宽度远大于厚度的互连线( 图2 7 ) 我们可以用平板电容的模型来描述它的寄生电容，这时我 们假 殳电力线与电容平面垂直。在这种情况下，s i 0 2 被认为是两平板间的隔离材料，互连线的总电容 可以用式2 2 3 来计算 p c i 。t = 卫脱 ( 2 2 3 ) z o x 其中。= 3 9 7 ，o = 3 5 1 0 f m 表示s i 0 2 的介电常数。表2 3 为0 1 8 一t x mc m o s ： 艺中单位面积互 连线到衬底的底面电容典型值。 东南大学硕士学位论文 e l e c t r i c a l f i e l d l i n e s 图2 7 互连线的平板电容模型 表2 3 0 1 8 一g mc m o s ： 艺中单位面积互连线到衬底的底面电容典型值 互连线所在层单位面积电容( f f g m 2 ) p o l y s i l i c o nt os u b s t r a t e 7 6 7 1 0 。 m e t a l1t os u b s t r a t e 3 2 0 l o 。 m e t a l2t os u b s t r a t e1 3 8 1 0 。 m e t a l3t os u b s t r a t e8 7 5 1 0 。 m e t a l4t os u b s t r a t e 6 4 3 1 0 。 m e t a l5t os u b s t r a t e5 0 7 1 0 。 m e t a l6t os u b s t r a t e4 1 4 1 0 。 但是随着工艺的不断发展，w 和t 。会等l g n n d , ，但为了使互连线有合理的方块电阻，h 通常会 我们需要用式2 2 4 对互连线模型重新进行修正【2 讲。 c m = 。三l f ，t 里， 寄生电感 互连线除了上述的寄生电阻和寄生电容外还有寄生电感，键合线和封装是寄生电感的重要来源，键 合线寄生电感的典型值是1n h m m ，单个引脚的寄生电感大约在7 4 0n i t 之间，具体值和封装类型以及 键合线的位置有关。片上互连线寄生电感的典型值为1 2n h m m 。即使是中等速度的c m o s 电路，流 过输入输出端i s l 的电流都可能快速变化，从而在电感上产生电压降( v o l t a g ed r o p ) ，而产生振荡和过冲， 这些现象在r c 网络中并不会出现。寄生电感的这种影响在电源线和地线上比较突出，这会使得实际的 工作电压不稳定，从而影向史路的正常工作。当连结线长度和1 4 工作波长相比拟的时候，由于寄生电 感的存在，我们必须用传输线的模型来分析它。 通过下面的方法我们可以减小电感的电压降( v o l t a g ed r o p ) 效应对电路带来的影响： 将i o 焊盘和芯片核心电路的供电引脚分开 使用多个电源和地线引脚 合理选择电源和地线引脚在封装中的位置 在电路板上添加去耦合电容 加大信号的上升下降时间 使用先进的封装技术 互连线的设计要点 对于互连线的设计我们要注意一下要点： 尽量缩短连线的长度，以减少电源或信号引起的损耗并减少芯片面积。 在传输电流非常弱时( 如m o s f e t 的栅极) ，大多数互连线应以最小宽度来布线 在互连线要传输大电流时，应估计电流容量并保留足够裕量。 充分利用工艺提供的多层金属以提高集成度。 在微波毫米波范围，应注意互连线的趋肤效应和寄生参数。 在某些情况下也可有目的的利用互连线的寄生效应。 2 4 电路匹配 高速电路设计一个重要的方面就是电路匹配的考虑，它包括电源匹配、电平匹配、阻抗匹配和功率 匹配。 电源匹配 电源匹配包括电源极性和电源电压两个方面。不同的逻辑电路有不同的电源极性，如t t l 、p e c l 、 c m o s 等电路的电源极性取正，而e c l 的电源极性取负。电源电压通常需要根据工业标准进行选取。 t t l 取+ 5 v 或+ 3v ，e c l 取一5 2v ，微米和亚微米c m o s 电路取+ 5v ，深亚微米c m o s 电路取+ 3 3v 、 + 1 8 v 或更低。对于c m o s 电路可选的最低电源电压主要取决于晶体管的栅极氧化层的击穿电压。当 不同电源电压的逻辑电路进行连接时，需要插入电源匹配电路。 电平匹配 电平匹配意味着所设计的电路的输入输出电流电平和高低电平位于前级和后级电路或器件所需的 电平范围内。因为多数数字信号包含直流分量，而且直流分量是直接由单端电路的输入输出电平或差分 i。l 第二章深业微米c m o s 工艺及高速电路设计 电路的直流与高低电平来决定的，在所有数字处理电路里，电平匹配是非常重要的。电平匹配可以有三 种电路结构：直接耦合、射级源极跟随器和集电极开路。 阻抗匹配 通过阻抗匹配可以得到最大增益。信号通过长度可与信号波长相比的传输线时，终端的阻抗匹配是 至关重要的。传输线或负载阻抗的任何变化都会使部分信号反射回信号源。这种反射会使边缘速率下降， 造成信号畸变，增加辐射，最终造成数据传输错误。 首先，应当根据芯片的测试环境确定芯片输入阻抗和输出阻抗，通常在高速系统中我们采用的都是 5 0q 系统，因此通常芯片各高速信号端的输入、输出阻抗都为5 0q 。 其次，无论是单端或双端电路，如果在芯片上的两个子电路相距太远以致需要一条或一对传输线进 行连接时，也需要设计匹配网络。这种情况下，传输线的阻抗可以异于( 通常高于) 5 0q ，目的是在电 流驱动下，在终端得到一个较高的输出电压。 功率匹配 在高速电路的输入端通常需要设计阻抗匹配网络，而在它们的输出端，特别是作为功率输出级时， 则需要进行功率匹配以提供需要的输出功率和效率。 东南大学硕士学位论文 第三章并串换电路系统设计 3 1 高速数字电路的定时 所有的时序电路都有一个共同的特点，就是所有的开关动作都要被很好的控制以保证电路逻辑的正 确，我们所设计的复接电路作为一个典型的时序电路也不例外。 如果时序电路的定时得不到保证，则错误的数据就可能写入存储单元。目前大多数时序电路都属于 同步电路，也就是说数据写入寄存单元的动作是由分布在整个电路中的少数时钟信号来控制的。因为当 电路规模很大时同步电路的设计相对于异步电路而言要容易的多，所以它得到了广泛的应用。时钟信号 的产生和分布必须满足严格的约束，否则电路就无法正常工作。 时钟歪斜( s k e w ) 同步电路中时钟信号连接到所有的寄存器( r e g i s t e r ) 、触发器( f l i p f l o p ) 及锁存器( l a t c h ) ，巨 大的扇出( f a n o u t ) 使得时钟线的负载电容很大，而互连线本身的电容也加大了这个负载。即便使用 的是金属，长的互连线也会引入可观的串连电阻。因此一条时钟线就需要用一个分布参数的r c 网络来 描述。由于这个r c 网络的延迟是时钟线长度的函数，所以理论上所有的触发器都是由同一个时钟控制， 但实际上却因为距离时钟源距离的不同，时钟信号的瞬态值会有所不同。这种现象就叫做时钟歪斜，它 可以严重影响电路的性能。全局时钟的一个作用是对整个系统状态的改变进行同步，但当同步是通过存 在歪斜的时钟进行时，有可能会产生信号的泄漏( r a c e ) 和电路逻辑的错误。 深亚微米的： 艺条件和高速的应用使得互连线延迟的影响越来越严重，因此时钟的歪斜也不再可以 忽略。 在下面的讨论中我们将以图3 1 所示的流水线( p i p e l i n e ) 结构为例来讨论几种类型的时钟下歪斜对 电路功h 匕$ l l 性能影响。在这个系统中，每个同步模块都是由组合逻辑模块c l 和寄存器r 组成的，它们 可以用下面的一些参数来定义： 寄存器的最小和最大传输延迟分别为。汞it 。一 组合逻辑的最小和最大延迟分别为t 1 m i 。和t 1 。 互连线的传输延迟为t i 本地时钟时问t q ) 定义为本地时钟和参考时钟之间歪斜 其中最大传输延迟指最慢的一个输出信号对输入信号变化响应的时间，它相当于传统的对传输延迟的定 义。这个延迟决定了电路允许的最高的时钟的速率。最小传输延迟指至少有一个输出信号开始随输出信 号变化而开始变化所需的时间。通常这个延迟比传统定义的传输延迟要小的多，这个参数更适合用来研 究时钟歪斜。为了简化讨论，我们假设寄存器的建立时间为零。 i n 图3 1 流水线结构 】6 一 o u t 第三章并串转换电路系统设计 单相边沿触发时钟的歪斜 考虑数据在两个寄存器r 1 和r 2 间传输，由于互连线的延迟，r l 和r 2 的时钟相位不同，它们之 间的时间差叫做歪斜6 。 万= o t 巾 ( 3 1 ) 时钟歪斜可以为正值，也可为负值，这取决于触发器所在的位置和与时钟源之间的距离。 在时钟的正或负边沿，数据被锁存入r 1 并开始通过互连线和lc l 2 传输到r 2 ，r 2 的输入在 t 巾 + t 。i 。+ t i + t 1 m i 。时刻开始发生变化。如果r 2 的局部时钟滞后于r 1 的局部时钟，则有可能出现r 2 的输 入在上一个的数据还没有锁存的时候就开始发生变化，这时数据就发生了泄漏( r a c e ) ，电路逻辑发生 错误，见图3 2 ( a ) 。为了避免这种情况必须满足式3 2 的约束，这是电路允许的最大时钟歪斜。 t 巾”t 中- + t m i n