数字电路技术基础(全)-清华大学出版社.ppt

数字电子技术基础电子课件,郑州大学电子信息工程学院2019年12月18日,第一章逻辑代数基础,1.1概述,1.1.1脉冲波形和数字波形图1.1.1几种常见的脉冲波形，图(a)为矩形波、图(b)为锯齿波、图(c)为尖峰波、图(d)为阶梯波。,脉冲信号的参数,通常规定：0表示矩形脉冲的低电平；1表示矩形脉冲的高电平，如图1.1.3波形所示。,矩形脉冲数字表示法,1.1.2数制和码制,一、数制每一位的构成从低位向高位的进位规则我们常用到的：十进制，二进制，八进制，十六进制,十进制，二进制，八进制，十六进制,逢二进一,逢八进一,逢十进一,逢十六进一,十进制数325.12用位置计数法可以表示为任意一个具有n为整数和m为小数的二进制数表示为八进制有07个数码，基数为8，它的计数规则是“逢八进一”。八进制一般表达式为,十六进制数的符号有0、1、2、8、9、A、B、C、D、E和F，其中符号09与十进制符号相同，字母AF表示1015。十六进制的计数规则“逢十六进一”，一般表示形式为例如：,二、数制间的转换各种进制转换为十进制十进制转换为二进制所以,二进制转换与十六进制间的转换十六进制转换为二进制正好和上述过程相反,三、二进制数算术运算,算术运算二进制数的0/1可以表示数量，进行加，减，乘，除等运算二进制数的正、负号也是用0/1表示的。在定点运算中，最高位为符号位（0为正，1为负）如+89=（01011001）-89=（11011001）,二进制数的补码：,最高位为符号位（0为正，1为负）正数的补码和它的原码相同负数的补码=数值位逐位求反+1如+5=（00101）-5=（11011）通过补码，将减一个数用加上该数的补码来实现,74=37+8=3（舍弃进位）4+8=12产生进位的模8是-4对模数12的补码特别要注意的是，运算过程中所有的数都用补码表示。,11100110=1000（14-6=8）1110+1010=11000=1000（舍弃进位）（14+10=8）0110+1010=241010是-0110对模24（16）的补码,16,8,4,12,14,2,6,10,四、BCD码（BinaryCodedDecimal）8421BCD码与十进制数之间的转换是直接按位转换，例如BCD码除842l码外，常用的还有2421码、余3码、余3循环码、BCD格雷码等等,1.2基本逻辑函数及运算定律,基本概念逻辑：事物的因果关系逻辑运算的数学基础：逻辑代数在二值逻辑中的变量取值：0/1逻辑代数中的变量称为逻辑变量，用字母A、B、C、表示。其取值只有0或者l两种。这里的0和1不代表数量大小，而表示两种不同的逻辑状态，如，电平的高、低；晶体管的导通、截止；事件的真、假等等。,1.2.1逻辑代数中的三种基本运算,与（AND）或（OR）非（NOT）,以A=1表示开关A合上，A=0表示开关A断开；以Y=1表示灯亮，Y=0表示等不亮；三种电路的因果关系不同：,与,条件同时具备，结果发生Y=AANDB=A&B=AB=AB,或,条件之一具备，结果发生Y=AORB=A+B,非,条件不具备，结果发生,几种常用的复合逻辑运算,与非或非与或非,几种常用的复合逻辑运算,异或Y=AB,几种常用的复合逻辑运算,同或Y=AB,一、运算定律,1.2.2逻辑代数的运算定律及规则,证明方法：推演真值表,用真值表证明的正确性。,二、逻辑代数的常用公式,三、逻辑代数的基本规则,代入规则-在任何一个包含A的逻辑等式中，若以另外一个逻辑式代入式中A的位置，则等式依然成立。,应用举例：,反演规则-对任一逻辑式,变换顺序先括号，然后乘，最后加,不属于单个变量的上的反号保留不变,应用举例：,一、逻辑函数Y=F(A,B,C,)-若以逻辑变量为输入，运算结果为输出，则输入变量值确定以后，输出的取值也随之而定。输入/输出之间是一种函数关系。注：逻辑函数表达式的运算顺序为先算括号内，后括号外；先算与，后算或；非号下面有一个括号时，括号可以省去，如可以写成,1.3逻辑函数及其表示方法,二、逻辑函数的表示方法,真值表逻辑式逻辑图波形图卡诺图计算机软件中的描述方式各种表示方法之间可以相互转换,真值表由逻辑函数表达式转换成真值表时，将输入变量取值的所有组合状态逐一代入逻辑表达式求出函数值，列成表，即可得到真值表。,逻辑式将输入/输出之间的逻辑关系用与/或/非的运算式表示就得到逻辑式。逻辑图用逻辑图形符号表示逻辑运算关系，与逻辑电路的实现相对应。逻辑图与逻辑函数表达式也可以互相转换a用逻辑图形符号代替逻辑函数式中的运算符号，就可以画出逻辑图了b根据逻辑门的连接方式和每个门的逻辑功能逐级写出它的表达式,波形图将输入变量所有取值可能与对应输出按时间顺序排列起来画成时间波形。,各种表现形式的相互转换：,逻辑式真值表,【例1.3.1】已知逻辑函数,列出真值表。,真值表逻辑式：找出真值表中使Y=1的输入变量取值组合每组输入变量取值对应一个乘积项，其中取值为1的写原变量，取值为0的写反变量将这些变量相加即得Y把输入变量取值的所有组合逐个逻辑式中求出Y，列表,【例1.3.2】已知真值表如表1.3.2所示，写出逻辑函数式。,逻辑图逻辑式1.用图形符号代替逻辑式中的逻辑运算符,逻辑式逻辑图1.用图形符号代替逻辑式中的逻辑运算符2.从输入到输出逐级写出每个图形符号对应的逻辑运算式。,最小项m：m是乘积项包含n个因子n个变量均以原变量和反变量的形式在m中出现一次,对于n变量函数有2n个最小项,1.3.2逻辑函数的标准形式：最小项之和最大项之积,最小项举例：,两变量A,B的最小项三变量A,B,C的最小项,最小项的编号：,最小项的性质,在输入变量任一取值下，有且仅有一个最小项的值为1全体最小项之和为1任何两个最小项之积为0两个相邻的最小项之和可以合并，消去一对因子，只留下公共因子。-相邻：仅一个变量不同的最小项如,逻辑函数最小项之和的形式：,例：,利用公式可将任何一个函数化为,逻辑函数最小项之和的形式：,例：,最大项：,M是相加项包含n个因子n个变量均以原变量和反变量的形式在M中出现一次如：两变量A,B的最大项,对于n变量函数2n个,最大项的性质,在输入变量任一取值下，有且仅有一个最大项的值为0全体最大项之积为0任何两个最大项之和为1,最大项编号方法是：把使最大项为0的那一组逻辑变量组合成二进制数，与这个二进制数对应的十进制数就是该最大项的编号。n个变量的最大项一共有个,从真值表归纳逻辑函数,逻辑函数有两种标准表示形式，一是最小项的与或表达式，也称为最小项之和形式；另一种是标准或与表达式，也称为最大项之积形式。一、从真值表求最小项之和形式1、找出使逻辑函数为1的变量组合；2、写出使函数为1的变量取值组合对应的最小项；3、将这些最小项相或，即得到标准的最小项之和表达式。,二、从函数真值表求最大项之积形式的方法如下：1、在真值表中找出逻辑函数为0的变量组合；2、写出对应于函数为0的最大项；3、将所有最大项相与。利用恒等式可以把任何一个逻辑函数写成最小项项之和形式.,1.4逻辑函数的公式化简法,1.4.1逻辑函数的最简形式最简与或-包含的乘积项已经最少，每个乘积项的因子也最少，称为最简的与-或逻辑式。,1.4.2常用公式化简法反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。1、并项法解：,2、吸收法利用可以将两项合并为一项，并消去一个变量解：3、消因子法利用常用公式可将中的消去,4、消项法利用常用公式将多余项消去解：5配项法利用重复律和互补律，将一项拆成两项，然后与其他项合并，重新组合之后再化简。,用配项法化简逻辑函数解：,1.5逻辑函数的卡诺图化简,1.5.1逻辑函数的卡诺图表示法实质：将逻辑函数的最小项之和的以图形的方式表示出来以2n个小方块分别代表n变量的所有最小项，并将它们排列成矩阵，而且使几何位置相邻的两个最小项在逻辑上也是相邻的（只有一个变量不同），就得到表示n变量全部最小项的卡诺图。,表示最小项的卡诺图,2变量卡诺图3变量的卡诺图,4变量的卡诺图,5变量的卡诺图,用卡诺图表示逻辑函数,把逻辑函数写成最小项之和形式，然后在卡诺图方格中，找出对应的最小项的位置，并填入1，在其余位置上填入0，就得到了该逻辑函数的卡诺图。任何一个逻辑函数等于它的卡诺图中填入1的最小项之和,用卡诺图表示逻辑函数,例：,用卡诺图表示逻辑函数,1.5.2用卡诺图化简函数,依据：具有相邻性的最小项可合并，消去不同因子。在卡诺图中，最小项的相邻性可以从图形中直观地反映出来。,合并最小项的原则：两个相邻最小项可合并为一项，消去一对因子四个排成矩形的相邻最小项可合并为一项，消去两对因子八个相邻最小项可合并为一项，消去三对因子,两个相邻最小项可合并为一项，消去一对因子,1、画出逻辑函数的卡诺图2、找出可以合并的最小项3、选取可以合并的乘积项。选取的原则是：画矩形圈时应包含所有的最小项，即应覆盖卡诺图中所有的1；方格中的1可以被一个以上的圈所包围；圈的个数尽可能的少。这是因为每一个圈对应于一个乘积项，圈的个数越少，乘积项的个数就越少；圈围成的面积尽可能的大，但必须为个方格。这是因为圈越大，合并时消去的变量个数越多，乘积项的因子也越少；,用卡诺图化简的步骤：,例：,A,BC,例：,A,BC,例：,A,BC,例：,化简结果不唯一,用卡诺图化简下式为最简与或函数式首先画出函数的卡诺图，如图：,其次，找出可以合并的最小项。将可以合并的最小项用圈画出，如图（a）（b）所示，其中图（a）为不正确的圈法，因为圈的个数为四个，不是最少的；而图（b）是正确的圈法，只有三个圈，即合并后有三个乘积项。合并最小项得到,例：画出Y的卡诺图：,约束项任意项逻辑函数中的无关项：约束项和任意项可以写入函数式，也可不包含在函数式中，因此统称为无关项。,在逻辑函数中，对输入变量取值的限制，在这些取值下为1的最小项称为约束项,在输入变量某些取值下，函数值为1或为0不影响逻辑电路的功能，在这些取值下为1的最小项称为任意项,具有约束项的逻辑函数化简,无关项在逻辑函数化简中的应用,合理地利用无关项，可得更简单的化简结果加入（或去掉）无关项，应使化简后的项数最少，每项因子最少.从卡诺图上直观地看，加入无关项的目的是为矩形圈最大，矩形组合数最少,例：用卡诺图化简带约束条件的逻辑函数约束条件：解画出逻辑函数的卡诺图：,第二章门电路,2.1概述,门电路：实现基本运算、复合运算的单元电路，如与门、与非门、或门,门电路中以高/低电平表示逻辑状态的1/0,正逻辑和负逻辑：在逻辑电路中存在两种逻辑状态，分别用二值逻辑的1和0来表示。如果以输出的高电平表示逻辑1，以输出低电平表示逻辑0，则这种逻辑制称为正逻辑。反之，若以逻辑1代表低电平，而以逻辑0代表高电平，则称为负逻辑。,2.2半导体开关特性,2.2.1半导体二极管的开关特性2.2.2半导体三极管的开关特性,二极管的开关特性：,vI=VIH,D截止，vO=VOH=VCCvI=VIL,D导通，vO=VOL=0.7V,高电平：VIH=VCC低电平：VIL=0,二极管的动态特性：,2.2.2半导体三极管的开关特性（Transistor）,一、三极管的开关特性,截止工作状态放大工作状态,饱和工作状态,动态开关特性主要开关参数饱和压降开启延迟时间关闭延迟时间,二、MOS管的开关特性,1、MOS管的结构,S(Source)：源极G(Gate)：栅极D(Drain)：漏极B(Substrate):衬底,金属层,氧化物层,半导体层,PN结,2、静态开关特性,截止区,可变电阻区,恒流区,3、MOS管的动态开关特性,4、主要开关参数导通电阻：MOS管导通时，且为固定值条件下，漏极电压的变化量与漏极电流变化量之间的比值，即截止电阻：MOS管截止时，漏极和源极之间的电阻值，大小约为跨导：在一定的条件下，漏极电流变化与栅源极电压变化之比，它表示栅源电压对漏极电流的控制能力开启电压和夹断电压：对于N沟道增强型MOS管为正值，P沟道增强型为负值；对于N沟道耗尽型MOS管为负值，P沟道耗尽型为正值。,5、MOS管的四种类型,增强型耗尽型,大量正离子,导电沟道,2.3最简单的与、或、非门电路,二极管与门,设VCC=5V加到A,B的VIH=3VVIL=0V二极管导通时VDF=0.7V,规定3V以上为1,0.7V以下为0,二极管构成的门电路的缺点,电平有偏移带负载能力差只用于IC内部电路,2.3.2三极管非门（反相器）,三极管的基本开关电路就是非门实际应用中，为保证vI=VIL时T可靠截止，常在输入接入负压,参数合理？vI=VIL时，T截止，vO=VOHvI=VIH时，T截止，vO=VOL,输入信号悬空时：,2.3.3二极管-三极管与非、或非门,2.4TTL门电路（Transistor-TransistorLogic）,2.4.1TTL与非门电路结构和工作原理一、电路结构,二、工作原理,1当输入中有一个为低电平时，这时对应的发射极必然导通，并在深度饱和状态。T2和T5管截止。T4导通，T5截止，输出为高电平。,2当输入全为高电平时，此时假设T1导通，则T1的基极电压钳位在2.1V。这样T1管的所有发射结均反偏，相当于把原来的集电极作为发射极使用，原来的发射极作为集电极使用，也就是说T1管工作在倒置状态。T2导通使导致T4截止，T5导通，输出变为低电平。,2.4.2TTL与非门的外部特性及参数一、静态输入特性和输出特性,1输入特性输入低电平电流输入高电平电流,0.7V,1.4V,T2开始导通，但T1管集电极支路电流仍很小,时T5管导通，随着增大迅速减小这时T1管处于倒置状态，T1管的集电极电流流入T2管的基极，输入电流方向与参考方向一致。转变为正值。,2输出特性,输出高电平时的输出特性,（a）等效电路（b）高电平输出特性曲线,输出低电平时的输出特性,（a）等效电路（b）低电平输出特性曲线,二、负载特性,1输入端负载特性,输入端接入负载时电路输入负载特性曲线,当时，随的变化规律为,例：在图TTL与非门电路中，如果用内阻为的电压表测量输入端B的电压时，请问在下列情况下，测到的电压值为多少？输入端A接0.2V。输入端A接地。输入端A通过一个的电阻接地。输入端A通过一个的电阻接地。解：当输入端A接0.2V电平时，这时T1管处于深度饱和状态，基极电位被钳位在当用电压表测量B端时的电压为当输入端A接地时，由于T1管的发射结导通，使，电压表测量B端时,当输入端A通过的电阻接地时，因为所接电阻大于开启电阻，A端相当于输入高电平，这时钳位在2.1V的电平上，所以测得B端电压为当输入端A通过的电阻接地时，等效在A端加了一个输入电压相当于在A端加一个0.2V的逻辑低电平，与第一种情况一样，电压表测得B端电压为0.2V。2带负载能力TTL与非门带负载能力表示一个与非门所能驱动同类门的最大数目，常用扇出系数表示,当驱动门的输出高电平时当驱动门输出低电平时扇出系数取和的较小者。,三、电压的传输特性,1AB段（截止区）：,2BC段（线性区）：,3CD段（转折区）：,线性下降,快速下降,阈值电压或门槛电压,4DE段（饱和区）：,四、噪声容限,五、TTL与非门的动态特性,一、传输延迟时间1、现象：,二、动态尖峰电流,2.4.3其他类型的TTL门电路,一、其他逻辑功能的门电路1.与或非门,2.异或门,二、集电极开路的门电路,1、推拉式输出电路结构的局限性输出电平不可调负载能力不强，尤其是高电平输出输出端不能并联使用OC门,2、OC门的结构特点,3、外接负载电阻RL的计算,3、外接负载电阻RL的计算,3、外接负载电阻RL的计算,三、三态门电路（ThreestateOutputGate,TS）,三态门的用途,三态门构成单向总线三态门构成双向总线,2.4.4TTL电路的改进系列一、肖特基TTL门系列（74S）,电路改进采用抗饱和三极管用有源泄放电路代替74H系列中的R3减小电阻值2.性能特点速度进一步提高，电压传输特性没有线性区，功耗增大,抗饱和三极管肖特基TTL与非门,二、低功耗肖特基系列74LS（Low-PowerSchottkyTTL）,低功耗肖特基TTL与非门,2.4.5TTL门电路的使用,这些门电路在实际使用时注意以下几点：一、电源及电源干扰的消除二、不用输入端的处理及注意事项三、输出端处理四、其它,2.5发射极耦合逻辑门（ECL）,2.5.1ECL门电路的基本单元当时，而此时T3管基极电平更高一些（-1.3V），故T1截止T3导通，此时与输入端之间是逻辑非关系，与输入端之间是逻辑与关系。,2.5.2ECL电路的结构和工作原理,2.5.3ECL电路的主要特点优点：1ECL电路是目前各种数字集成电路中工作速度最快的一种，目前ECL传输延迟时间缩短至1ns以下。2电路内部的开关噪声很低。3输出阻抗低，带负载能力强。国产CE10K系列门电路的扇出系数可达90以上。4ECL电路具有或和或非两个互补输出端，使用方便、灵活。缺点：电路功耗大；噪声容限低；输出电平稳定性差。,2.6集成注入逻辑（IntegratedInjectionLogic）,2.6.1电路结构与工作原理,I2L基本单元电路结构及等效电路,2.6.2门电路的主要特点,电路两个严重的缺点1抗干扰能力差。I2L电路的输出信号幅度比较小，噪声容限较低，所以抗干扰能力也较差。2、工作速度低。因为I2L电路采用了饱和型逻辑电路，这限制了工作速度。I2L电路的传输延迟时间可达到2030ns。,2.7金属-氧化物-半导体逻辑（MOSL）,2.7.1CMOS反相器及工作原理一、电路结构,二、电压、电流传输特性,三、噪声容限,结论：可以通过提高VDD来提高噪声容限,2.7.2CMOS反相器的外部特性和参数,一、静态输入特性,CMOS反相器输入保护电路,CMOS反相器输入特性,二、静态输出特性,三、动态特性,传输延迟时间,2、交流噪声容限3、动态功耗,2.7.3其他类型的CMOS门电路,一、其他逻辑功能的门电路,1.与非门2.或非门,3、带缓冲极的CMOS门,如，与非门,4、漏极开路的门电路（OD门）,5、CMOS传输门及模拟开关,传输门,双向模拟开关,2.7.4NMOS逻辑门,NMOS与非门,NMOS或非门,2.7.5MOS门电路的正确使用,一、电源电压电源的上限电压不得超过允许的电源电压最大值；下限电压不能低于保证系统速度所需的电源电压最小值。二、输入端1、每个输入端电流不超过1mA为佳，并限制在10mA以内。2、当上述条件不能满足，即输入电流过大、输入端接线过长，或接大电容、大电感时，应在输入端串接的保护电阻，将输入电流的瞬态值限制在10mA以下,3未使用的输入端处理方法：与门和与非门的未用端应接至正电源端或高电平，或门和或非门应接地或低电平。不用输入端绝不能悬空。因为悬空的栅极易产生感应电荷，使输入端可能为高电平也可能为低电平，造成逻辑混乱。4为了防止门电路开关过程中的过冲电流以及栅极易接收静电电荷，在进行实验、测量和调试时，应先接入直流电源，后接输入信号源；而关机时先关闭输入信号源，后关闭直流电源。,三、输出端CMOS集成电路的输出端不应直接和或相连。否则，将因拉电流或灌电流过大而损坏器件。另外除了三态门和OD器件外，也不允许CMOS器件输出并联使用。输出与大电容、大电感直接相连时，将使功耗增加、工作速度下降，为此应在输出和大电容之间串接保护电阻，并尽力减少容性负载的影响。,2.8门电路产品简介与接口电路,2.8.1门电路产品简介,集成TTL和MOS型号分类表,一、按制造工艺分类二、按逻辑功能分类按照逻辑功能门电路可分为与、与非、或、或非、与或非、反相器和驱动器等三、按输出结构分类按输出结构集成门电路又可分为推拉式输出或CMOS反相器输出、OC输出或OD输出和三态输出三种形式。,2.8.2各门电路间的接口电路一、TTL电路驱动CMOS电路,二、CMOS电路驱动TTL电路,第三章组合逻辑电路,3.1概述一、组合逻辑电路的特点从功能上从电路结构上,任意时刻的输出仅取决于该时刻的输入信号组合,不含记忆（存储）元件,二、逻辑功能的描述,输出与输入之间可以用如下逻辑函数来描述：,或者写成向量函数的形式：,3.2.1组合电路的分析组合逻辑电路的分析步骤如下：1.分别用符号标记各级门的输出端2.从电路的输入到输出逐级写出逻辑函数式，最后得到整个电路的输出与输入关系的逻辑函数式。用卡诺图或公式化简法将逻辑函数化成最简形式。4.为使电路功能更加直观，列出逻辑函数真值表，分析电路逻辑功能。,3.2.组合逻辑电路的分析方法和设计方法,【例3.2.1】试分析图3.2.1电路的逻辑功能。,解：根据逻辑图可写出与之间的逻辑函数式,当M=0时,当M=1时,列出两种情况下的真值表如表3.2.1。,由真值表可知，M=1时完成8421-BCD码转换为格雷码；M=0时完成格雷码转换为8421-BCD码。3.2.2组合电路的设计组合逻辑电路设计的一般步骤如下：1根据设计题目要求，进行逻辑抽象，确定输入变量和输出变量及数目，明确输出变量和输入变量之间的逻辑关系。2将输出变量和输入变量之间的逻辑关系（或因果关系）列成真值表。3根据真值表写出逻辑函数，并用公式法和卡诺图方法将逻辑函数化简成最简表达式。,4.选用小规模集成逻辑门电路或中规模的常用集成组合逻辑电路或可编程逻辑器件构成相应的逻辑函数。具体如何选择，应根据电路的具体要求和器件的资源情况来决定。5根据选择的器件，将逻辑函数转换成适当的形式在使用小规模集成门电路进行设计时，为获得最简单的设计结果，应把逻辑函数转换成最简形式，即器件数目和种类最少。因此通常把逻辑函数转换为与非-与非式或者与或非式，这样可以用与非门或者与或非门来实现。在使用中规模组合逻辑电路设计电路时，需要将逻辑函数化成常用组合逻辑电路的逻辑函数式形式，具体做法将在下一节介绍。如果使用存储器或可编程逻辑器件来实现，具体做法将在第七章介绍。6根据化简或变换后的逻辑函数式，画出逻辑电路的逻辑图。,【例3.2.2】试设计一个供三人使用的表决逻辑电路。即三个人中，有两个或三个人表示同意，则表决通过，否则为不通过。,解：1.首先进行逻辑抽象用A、B、C表示每个人的表决结果，用Y表示三人的表决结果。因此，A、B、C为输入逻辑变量，Y为输出逻辑变量。用“1”表示表决人同意或表决通过，“0”表示表决人不同意或表决不通过。根据题意列出表3.2.2所示的逻辑真值表。,2根据真值表，画出三变量逻辑函数卡诺图，如图3.2.2所示，化简后得到Y的逻辑函数表达式。（3.2.1）3选定器件类型为小规模集成门电路。,4根据式（3.2.1）画出逻辑电路图，得到图3.2.3电路。这里用到与门和或门。若用其他类型门电路来组成这个逻辑电路，应将最简与-或式化成相应的形式。例如，要求用与非门实现这个逻辑电路时，应当将逻辑函数化成与非-与非表达式。（3.2.2）根据式（3.2.2）可以全部用与非门实现的逻辑电路图，如图3.2.4所示。,如果用与或非门实现这个逻辑电路，必须把式（3.2.2）化成最简的与-或-非表达式。在第一章我们讲过，可以圈卡诺中的0，然后求反而得到。圈0卡诺图如图3.2.5所示，得到式（3.2.3）的与-或-非式为（3.2.3）按照式（3.2.3）画出用与-或-非门组成的逻辑电路如图3.2.6所示。,3.3编码器和译码器,3.3.1编码器编码：广义上讲，将具有特定意义的信息（如文字、符号或数字），赋予相应的二进制代码的过程普通编码器（二进制编码器、二-十进制编码器）优先编码器,一、二进制编码器,特点：任何时刻只允许输入一个编码信号。例：三位二进制编码器,根据真值表和、互相排斥的约束条件，只要将使输出值为1的输入变量直接相加，即可得到输出的最简与-或表达式。,与非-与非式：,二、二进制优先编码器,特点：几个输入端同时加输入信号时，编码器能够按照一定的优先次序，对优先级最高的输入信号进行编码，而不理睬级别低的信号例：8线-3线优先编码（74LS148）（设I7优先权最高I0优先权最低）,由逻辑电路图可得到输出表达式为,附加输出信号的状态及含意义,一片8线-3线优先编码器74LS148只具有八级优先编码功能，利用选通输入端、选通输出端和优先扩展输出端，可以实现多级优先编码。下面结合一个例子说明和信号实现电路扩展的方法。,控制端扩展功能举例：,例：用两片8-3线优先编码器16-4优先编码器其中，16个输入端为，4个输出端，其中优先权最高，优先权最低。,第一片为高优先权只有(1)无编码输入时，(2)才允许工作第(1)片时表示对的编码低三位输出应是两片的输出的“或”,三、BCD码优先编码器,将编成10个BCD码，即01101110的优先权最高，最低输入的低电平信号变成一个对应的十进制的编码下图是BCD码优先编码器（74LS147）逻辑电路图、逻辑符号及外引线排列图。,由逻辑电路图可得到输出表达式为,其真值表如表3.3.3所示。从表中可以看出，编码器的输出是以BCD码的反码形式给出。,3.3.2译码器,译码：编码的逆过程（把表示特定意义的信息代码翻译出来的过程）。译码器的分类：一、二进制译码器，也称最小项译码器，有3线-8线、4线-16线译码器等；二、码制转换译码器，有8421-BCD码转换十进制译码器、余3码转换十进制译码器等；三、显示译码器，用来驱动各类显示器，如发光二极管、液晶数码管等。,一、二进制译码器例：3线8线译码器表3.3.43线-8线译码器真值表,真值表逻辑表达式：,由表达式可以看出，对应每个输入状态，仅有一个输出为0，其余为1。例如时，仅，即是输入二进制码101的译码输出，所以这种译码器也称为最小项译码器。,集成译码器实例：74LS138图3.3.7（a）,低电平输出,附加控制端,上图是用与非门实现的3线-8线译码器74LS138。输入为三位二进制数、，输出有八个信号，分别对应输入的八种组合。,另外，74LS138有三个附加控制端、和，只有当、时，译码器处于工作状态；否则，译码器不实现译码，也就是说不管输入为任何值，八个输出信号均为1，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多片起来以扩展译码器的功能。图3.3.7（b）、（c）分别为74LS138的逻辑符号和外引线排列图。,74LS138的真值表：表3.3.5,图3.3.73线-8线译码器74LS138,二、二十进制译码器,将输入BCD码的10个代码翻译成十进制代码09的逻辑电路。例：74LS42真值表逻辑表达式,对于输入8421-BCD码，十个输出端对应十进制数09，输出低电平有效。对应BCD码以外的伪码（即10101111共六个代码）作为输入时，译码器拒绝翻译，输出均无低电平，所以这个电路具有拒绝伪码的功能,三、显示译码器,在数字系统中，经常需要将数字、文字和符号的二进制编码翻译成人们习惯形式直观地显示出来，供人们读取或监视系统的工作情况。能够把二进制代码翻译并显示出来的电路叫做显示译码器，它包括译码驱动电路和数码显示器两部分。1数码显示器2BCD七段显示译码器,1数码显示器,显示器分类及特点常用的数码显示器有两种，一种是发光二极管（LED）显示器，其特点是清晰悦目、工作电压低（1.53V）、体积小、寿命长、可靠性高等优点，而且响应时间短（1100ns）、颜色丰富（有红、绿、黄等颜色）、亮度高。它的缺点是工作电流比较大，每段的工作电流在10mA左右。另一种常用的液晶（LCD）显示器，其特点是驱动电压低（在1V以小可以工作）、工作电流非常小、功耗极小（以下），配合CMOS电路可以组成微功耗系统。它的缺点是亮度差、响应速度低（在10200ms范围），这限制了它在快速系统中的应用。最常用的显示译码器是能驱动七段数码管的BCD-七段显示译码器。下面主要介绍以发光二极管作为显示器件的七段数码显示器。,图3.3.9半导体数码管(a)外形图(b)共阴极接法(c)共阳极接法,1数码显示器LED显示器,按连接方式不同，八段半导体数码管分为共阴极和共阳极两种。共阴极是指BS201八段发光二极管的阴极连接在一起，每个发光二极管的阳极经限流电阻接到显示译码器输出端（译码器输出高电平有效），如图3.3.9（b）所示。而共阳极是指BS201八段发光二极管的阳极连接在一起，每个发光二极管的阴极经限流电阻接到显示译码器输出端（译码器输出低电平有效），如图3.3.9（c）所示。改变限流电阻大小，可改变二极管中电流大小，从而控制发光亮度。,1数码显示器LED显示器,2BCD七段显示译码器,半导体数码管和液晶显示器都可以用TTL或CMOS集成电路直接驱动。为了使七段数码管显示09十个数字，需要使用BCD七段译码器将BCD码翻译成数码管所要求的驱动信号。中规模BCD七段译码器的种类很多，下面以配合半导体数码管BS201A工作的4线-7线译码器/驱动器7448为例加以介绍。以表示显示译码器的输入的BCD码，以表示七段半导体数码管的驱动信号。假设译码器输出高电平有效，即输出为1时相应段的发光二极管发光。按照图3.3.9（a）所示字形，可列出显示译码器真值表如表3.3.7所示。表中除列出了BCD码十个状态，还规定了10101111这六个状态的显示字形。,表3.3.7BCD七段显示译码器真值表,利用真值表，用卡诺图化简可得到的函数表达式,另外，7448逻辑电路中增加了附加控制电路。下面介绍一下其功能和用法。,灯测试输入端当时，均输出高电平，七段半导体数码管全部点亮，显示8字形，用来测试数码管的好坏。当时显示译码器按输入BCD码正常显示。灭零输入端当时，若输入端，则均输出低电平，实现灭零；若输入端为其它的BCD码，则正常显示。设置灭零输入端的目的是为了把不希望显示的零熄灭。,例如有一个4位的数码管显示电路显示“03.40”时前后两位的0是多余的，可以在对应位的灭零输入端加入灭零信号，即使，则只显示出“3.4”。对不需要灭零的位则应使。,灭灯输入/灭零输出端当作为输入端使用时，称为灭灯输入端若，则无论输入为何种状态，输出均为0，七段半导体数码管全部熄灭，可用来控制是否显示。若时，正常译码显示。当作为输出端使用时，称为灭零输出端，其表达式为由此可知，当而且有灭零输入信号（）和时，该信号既可以使本位灭零（），又同时输出低电平信号（），为相邻位灭零提供条件。这样可以消去多位数显示中前后不必要的零。,例：用7448可以直接驱动半导体数码管BS201，其接线图如图3.3.11所示。图中流过发光二极管的电流由电源电压经上拉电阻提供，选取合适的电阻值使电流大于数码管所需要的电流。,四、译码器的应用举例,13线-8线译码器74LS138应用2显示译码器7448灭零功能的应用,13线-8线译码器74LS138应用,【例3.3.2】利用两片74LS138组成4线-16线译码器，将4位输入的二进制代码A、B、C、D译成16个独立的低电平信号，其中A为最高位。解：由74LS138逻辑符号可知，译码器有3个地址输入端、和可作为4线-16线译码器低三位B、C、D，再利用三个附加控制端、和进行合理组合，构成第4个地址输入端A，图3.3.12给出了两片74LS138扩展成4线-16线译码器电路。,当时，片1的允许译码，其输出取决于输入变量B、C、D；而片2的禁止译码，其输出均为1。当时，片1的禁止译码，其输出均为1；而片2的允许译码，其输出由B、C、D决定。这样接成的4线-16线译码器电路三个附加控制端分别为片1的，片2的、，利用它们可以再接成5线-32线译码器。,【例3.3.3】试画出用74LS138和门电路实现如下多输出逻辑函数。,化成最小项之和,解：,与非-与非形式：,由于74LS138为最小项译码器，每一个输出，因此只要在输出端增加三个与非门即可实现的逻辑电路，如图3.3.13所示。,2显示译码器7448灭零功能的应用,【例3.3.4】试用译码驱动电路7448和数码管实现多位数码显示系统。解：将灭零输入端和灭零输出端配合使用，可以实现多位数码显示器整数前和小数后的灭零控制，其连接方法如图3.3.14所示。,图中接法如下：,整数部分的高位和低位的相连，最高位接0；小数部分的低位和高位的相连，最低位接0，最高位接1；小数点位接1。这样整数部分只有高位为0，而且被熄灭的情况下，低位才有灭零输入信号；小数部分只有低位为0，而且被熄灭的情况下，高位才有灭零输入信号，从而实现了多位十进制数码的灭零控制。,3.4数据选择器和分配器,3.4.1数据选择器3.4.2数据分配器,3.4.1数据选择器,数据选择（Multiplexer）也称多路开关、多路选择器。图3.4.1为四选一数据选择器功能示意图，是数据输入端，、是数据选择控制端又称地址输入端。四选一数据选择器真值表如表3.4.1所示。,一、八选一数据选择器74LS151,二、双四选一数据选择器74LS153,图3.4.3（a）为TTL中规模集成电路74LS153型双四选一数据选择器的逻辑图，图3.4.3（b）为逻辑符号。为两个公用的选择输入端，两个附加控制端、各自独立，低电平控制数据输出，两个输出端、也是互相独立的。其真值表如表3.4.3所示。,【例3.4.1】用两片八选一数据选择器74LS151组成一个十六选一的数据选择器。,【例3.4.2】用八选一数据选择器74LS151实现逻辑函数。解：由于八选一数据选择器的输出逻辑函数表达式为数据选择器输入端采用置1、置0,【例3.4.3】用八选一数据选择器74LS151实现逻辑函数。,解：,3.4.2数据分配器,在数据传输过程中，有时需要将一路数据分配到不同的数据通道上，执行这种逻辑功能的逻辑电路称为数据分配器（Demultiplexer），也称多路分配器，简称DEMUX。,3.5数码奇偶发生/校验器,一、奇偶校验的基本原理奇偶校验是检验数据码中“1”的总个数是奇数还是偶数。待发送的信息码元中，除包含要传送的信息数据码，还包含一位奇偶校验位，1奇偶校验器2奇偶发生器二、中规模集成奇偶发生器/校验器74LS180,1奇偶校验器信息码元经过信道传输后，判断是否仍保持原校验码奇（偶）性的电路,2奇偶发生器,用来形成奇偶校验位的电路称为奇偶发生器。奇偶发生器同样可以根据奇偶校验原理用异或门来实现。利用图3.5.1所示电路可以产生四位信息码的奇偶校验位。当时，电路输出端就产生奇校验位，就产生偶校验位。,二、中规模集成奇偶发生器/校验器74LS180,74LS180构成的八位奇校验系统,3.6算术运算电路,一、半加器和全加器,二、多位加法器,用74LS283设计一位的十进制加法器,3.7数值比较器,一、一位数值比较器,二、四位数值比较器,两片74LS85构成八位数值比较器,3.8组合逻辑电路中的竞争与冒险,3.8.1竞争-冒险现象及产生原因,3.8.2冒险现象的判别方法,一、代数法：二、卡诺图法：在卡诺图中存在两个相切但不相交的圈，就会产生冒险现象,如果某电路的逻辑函数在一定条件下能简化成,或,3.8.3消除冒险现象的方法一、引入选通脉冲法,二、接入滤波电容,三、修改逻辑函数法,1代数法2卡诺图法,第四章触发器,4.1概述,一、用于记忆一位二进制信号1.有两个能自行保持的稳定状态0态或1态2.根据输入信号可以置成0或1二、分类1.按电路结构（基本，同步，主从，边沿）2.按控制方式和逻辑功能（RS,JK,D,T）3.按存储数据的原理（静态，动态）,4.2基本RS触发器,4.2.1与非门构成的基本RS触发器电路结构及工作原理,1.当时，触发器处于保持状态。2.当、，无论触发器其现态为何值，都置1。3.当、，无论触发器其现态为何值，都置0。4.当时，则有，此既非0态也非1态。,逻辑功能描述,【例4.2.1】已知和的波形图如图4.2.4所示，试画出基本RS触发器输出端的波形（假设初态为0）。,或非门构成的基本RS触发器,4.2.2同步RS触发器,一、电路结构与工作原理,电平触发方式中的空翻现象,【例4.2.2】已知电路结构如图4.2.6（a）所示的同步RS触发器输入信号波形如图4.2.8所示，试画出和端的波形。假设触发器的初始状态为0。,二、同步触发器的其他接法,1带异步置位、复位端的同步RS触发器,2D型锁存器,4.3主从结构触发器,一、电路结构与工作原理,提高可靠性，要求每个CP周期输出状态只能改变1次,【例4.3.1】已知主从RS触发器的输入信号、和时钟信号波形，试画出端和端的波形。假设初态。,解：画出两端波形如图4.3.2所示。由图可见，在期间，虽然主触发器因和的变化而多次翻转，但从触发器只在信号的下降沿翻转一次，没有空翻。,主从JK触发器,希望在,的条件下，触发器的次态也是确定的,(5)列出真值表,二、主从结构触发器的动作特点,【例4.3.2】已知主从JK触发器的J、K输入信号波形，试画出J、K端波形。（假设Q的初始状态为0）,五、集成主从JK触发器,图示为集成主从JK触发器74H72的逻辑电路和逻辑符号。,4.4边沿触发器,为了提高可靠性，增强抗干扰能力，希望触发器的次态仅取决于CP的下降沿（或上升沿）到时的输入信号状态，与在此前、后输入的状态没有关系。用CMOS传输门的边沿触发器维持阻塞触发器用门电路tpd的边沿触发器。,4.4.1维持阻塞结构边沿触发器,一、电路结构及工作原理,二、集成维持阻塞D触发器,常用的集成维持阻塞触发器有7474（T1074）、74H74（T2074）、74S74（T3074）和74LS74（T4074）等，这四种触发器均为双触发器。它们具有相同的逻辑功能，具有相同的片脚排列。其特性表如表4.4.1所示。,【例4.4.1】已知双D触发器7474的、及D端波形，其初始状态为。试画出输出端的波形。,解：,4.4.2利用传输延迟时间的边沿触发器,一、电路结构及工作原理,二、集成边沿JK触发器,常用集成下降沿双JK触发器有74S112（T3112）和74LS112（T4112）等。它们的逻辑功能、片脚排列及逻辑符号完全相同。,4.4.3CMOS主从结构的边沿触发器,二、CMOS主从JK边沿触发器,4.5触发器的主要参数（略）4.6不同类型触发器之间的转换,第五章时序逻辑电路,5.1概述,一、时序逻辑电路的特点功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。例：串行加法器，两个多位数从低位到高位逐位相加2.电路结构上包含存储电路和组合电路存储器状态和输入变量共同决定输出,二、时序电路的一般结构形式与功能描述方法,可以用三个方程组来描述：,驱动方程,状态方程,输出方程,向量函数的形式,三、时序电路的分类,1、同步时序逻辑电路与异步时序逻辑电路同步：所有触发器状态的变化都在同一cp下同时发生异步：没有统一的cp,触发器状态的变化不是同时发生2、Mealy型和Moore型Mealy型：Moore型：,5.2同步时序电路的分析方法,5.2.1同步时序电路分析的一般步骤分析：找出给定时序电路的逻辑功能即找出在输入和CP作用下，电路的次态和输出。一般步骤：从给定的逻辑图写出每个触发器的驱动方程（即触发器输入信号的逻辑式），得到整个电路的驱动方程将驱动方程代入触发器的特性方程，得到状态方程从给定电路写出输出方程,例：,1、每个触发器的驱动方程,2、将驱动方程代入JK触发器的特征方程,根据逻辑图写出输出方程,3、电路的状态转换表,卡诺图,4、状态转换图,5、时序图,5.2.2异步时序逻辑电路的分析方法,各触发器的时钟不同时发生例：,1、根据逻辑图写驱动方程,2、将驱动方程代入,3、状态转换图,状态转换表,5.3寄存器,5.3.1数码寄存器,逻辑功能：将数码或运算结果或指令信息（用二进制表示）暂时存放起来。组成：由触发器和门电路组成。具有接受数据、存放数据、输出数据功能。分类：数码寄存器和移位寄存器。,存放二进制数码的寄存器称为数码寄存器寄存器中的触发器只要求具有置1、置0的功能可用同步RS结构触发器、主从结构或边沿结构的触发器组成数码寄存器,维-阻触发器结构的74LS175,CC4076（三态输出的4位寄存器）,5.3.2移位寄存器,一、右移移位寄存器,可实现数据的并行-串行转换若把串入端和串出端连接在一起，则构成右移环移寄存器,二、左移移位寄存器,器件实例：74LS194，左/右移，并行输入，保持，异步置零等功能,三、双向移位寄存器,例：,清零后连续加入CP脉冲，分析其逻辑功能。,解：S0S1=01，所以74LS194执行右移逻辑功能。DIR=，因此状态转换方程为：,扩展应用（四位八位）,5.4计数器,用于计数、分频、定时、产生节拍脉冲等分类：按时钟分，同步、异步按计数过程中数字增减分，加、减和可逆按计数器中的数字编码分，二进制、二-十进制和循环码按计数容量分，十进制，60进制“模”：计数器所能记忆的最大脉冲个数,5.4.1、同步计数器同步二进制加法计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,器件实例：74LS161,2.同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,3.同步二进制可逆计数器,解决方案：将加法计数器和减法计数器合并，再通过一根加/减控制线来选择加法或减法,器件实例74LS191,功能表：,5.4.2同步十进制计数器,基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个cp电路状态回到0000。,一、加法计数器,二、减法计数器,基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。,器件实例：74160（同步十进制加法计数器）,三、集成同步十进制计数器,器件实例：74LS190（同步十进制加/减法计数器）,例1：用74161构成模256同步加法计数器,第一种连接方法：,第二种连接