西北工业大学数电实验报告三quartus.doc

实验三: 基于quartus ii的硬件描述语言电路设计 班 级： 姓 名： 学 号： 同组人员:目录一、实验要求2二、实验内容4要求1：用vhdl语言实现异或门4a）用vhdl语言编写代码：4b）仿真：4c）下载到deo板子上验证4a）用vhdl语言编写实验代码：5b）仿真5c）下载到de0板子上验证6要求:3：四位二进制数加减计数器6a)用vhdl语言编写的程序代码如下：6b)仿真结果如下：7要求4：占空比 50%的 5m 和 50m分频器。7a)用vhdl语言编写的程序代码如下：7b)电路框图如下：8c)下载到de0板子上验证8拓展部分：原理图法实现0-f自动循环显示8a)分别生成要求2,3,4所做程序对应的原理图如下：8b)将要求2,3,4的vhdl文件插入拓展工程文件里并绘制原理图9c)下载到de0板子上验证，9一、实验要求要求 1：学习并掌握硬件描述语言（vhdl 或 verilog hdl）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。参考“参考内容 1”中给出的与门源程序，编写一个异或门逻辑电路。1）用 quartusii 波形仿真验证；2）下载到de0 开发板验证。要求 2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容 2”中给出的将 8421bcd 码转换成 0-9 的七段码译码器源程序，编写一个将二进制码转换成 0-f 的七段码译码器。 1）用 quartusii 波形仿真验证； 2）下载到 de0 开发板，利用开发板上的数码管验证。要求 3： 熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容 3”中给出的四位二进制加减计数器的源程序，编写一个计数器。1）用quartusii 波形仿真验证；2）下载到 de0 开发板验证。要求 4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。参考“参考内容 4”中给出的 50m 分频器的源程序，编写一个能实现占空比 50%的 5m 和 50m分频器即两个输出，输出信号频率分别为 10hz 和 1hz。1）下载到 de0 开发板验证。（提示：利用 de0 板上已有的 50m 晶振作为输入信号，通过开发板上两个的led 灯观察输出信号）。电路框图如下：扩展内容： 利用已经实现的 vhdl 模块文件，采用原理图方法，实现 0-f 计数自动循环显示，频率 10hz。（提示：如何将 vhdl 模块文件在逻辑原理图中应用，参考参考内容 5）注：每组的实验结果必须接受实验老师登记验收，回答实验老师根据所涉及电路的提问。 二、实验内容要求1：用vhdl语言实现异或门a）用vhdl语言编写代码：b）仿真：仿真结果如下：c）下载到deo板子上验证下载到de0开发板上验证，可以实现异或门功能。引脚设置如下：要求2：二进制码转换成 0-f 的七段码译码器a）用vhdl语言编写实验代码：b）仿真仿真结果如下：c）下载到de0板子上验证引脚设置如下，可以实现七段码管显示二进制数功能。要求:3：四位二进制数加减计数器a)用vhdl语言编写的程序代码如下：b)仿真结果如下：（注：当qw高电平时加法计数，qw为低电平时减法计数）要求4：占空比 50%的 5m 和 50m分频器。a)用vhdl语言编写的程序代码如下：b)电路框图如下：c)下载到de0板子上验证引脚设置如下。当as为高电平时led灯1hz闪烁，当as为低电平时led灯10hz闪烁。拓展部分：原理图法实现0-f自动循环显示(频率可在1h与10hz之间切换，加减可切换。)a)分别生成要求2,3,4所做程序对应的原理图如下：要求2：要求3：要求4：b)将要求2,3,4的vhdl文件插入拓展工程文件里并绘制原理图如下：c)下载