（电路与系统专业论文）32位嵌入式cpu的超深亚微米物理实现与验证.pdf

浙江大学博士毕业论文 y 7 2 2 8 7 3 摘要 当前，集成电路产业进入了以纳米工艺为代表的s o c ( s y s t e mo nc h i p ) 时代，工艺的特征尺寸越来越小，工艺的进步对设计方法学提出了新的挑战。 由于设计规模的扩大，芯片的功能设计、仿真、形式验证、测试等都遇到了 新的问题。在芯片的物理实现领域，由于特征尺寸的变小，物理实现遇到了 以连线延迟为代表的很多全新的问题。 本文介绍了超深亚微米条件下物理实现和验证的流程，全面分析了新工 艺带来的物理实现和验证方面的问题。根据新工艺的特性提出了一种先进的 0 1 8 u mt 艺条件下的物理设计和验证流程，根据该流程实现了3 2 位嵌入 式c p uc k 5 1 0 ：针对流程中现有i r - d r o p 分析方法的缺点，提出了一种新 的能有效找到最大压降的i r d r o p 分析法：为了下一步将c k 5 1 0 系列移植 到更新的工艺，完成了9 0 n m 工艺标准单元的可制造性设计工作。 本论文的主要工作和创新如下： 1 介绍了超深亚微米工艺条件物理实现的具体流程，重点分析了流程 中一些新的技术，如物理综合、虚拟流片、i r - d r o p 验证技术。 2 结合c k 5 1 0 的总体结构和性能要求，分析了在0 1 8 u r n 工艺条件下 物理实现的特点，提出了c k 5 10 物理设计技术路线。 3 提出了全芯片展平( f l a t t e n ) 的物理综合流程，该流程与传统的物理实 现流程相比，t u r n a r o u n d 时间短、效率高、时序性能更好。根据这 个流程实现了c k 5 1 0 芯片，进行了t s m c 和s m i c 囊勺0 1 8 u m 工 艺流片，流片结果达到设计要求。 浙江大学媾士毕业论文 4 针对现有流程中i r - d r o p 分析方法的缺点，提出了一种新的基于遗 传算法的动态i r d r o p 验证技术，该方法兼具静态i r d r o p 分析法 和动态i r - d r o p 分析法的优点，适用于包含大型组合模块的超大规 模集成电路，该方法主动寻找电路中最大i r d r o p ，可发现静态分析 中不能发现的局部压降过大，同时不需要动态分析法的输入向量。 5 分析了纳米工艺标准单元可制造性设计问题，提出并实现了包括光 刻模拟、测试电路组等技术在内的单元可制造性设计和验证的流程。 完成了实际9 0 n m 工艺标准单元的可制造性设计工作。 接下来的工作将重点研究0 1 8 u m 以下工艺物理实现的流程，同时对 9 0 n m 标准单元测试电路的流片结果进行分析，修改和完善9 0 n m 标准单元 库。 关键词：v l s i ：c m o s ；嵌入式c p u ：超深亚微米：物理实现：电 源网格分析；标准单元；可制造性设计；分辨率增强技术 浙4 戈学博士毕业论文 a b s t r a c t i c i n d u s t f fh a se n t e r e dt h en a n o m e t e r - s c a l es o ce r a w i t hf e a t u r e s i z es c a l i n gd o w n ，n e w p r o c e s st e c h n o l o g yb n n g sn e w c h a l l e n g e st ot h e d e s i g nm e t h o d o l o g y n e wp r o b l e m sa r ee n c o u n t e r e di nf u n c t i o n a ld e s i g n ， s i m u l a t i o n ，f o r m a lv e r i f i c a t i o n 。t e s t i n ga n do t h e rf i e l d s i np h y s i c a l i m p l e m e n t a t i o nd o m a i n ，b r a n d n e wc h a l l e n g e sr e p r e s e n t e db yw i r e d e l a y a r ee n c o u n t e r e db e c a u s eo fs m a l l e rf e a t u r es i z e i nt h i sp a p e r laf l o wo fp h y s i c a li m p l e m e n t a t i o na n dv e r i f i c a t i o no f v d s mi ci sp r e s e n t e d n e wc h a l l e n g e si n t r o d u c e db yn e w p r o c e s si nt h i s d o m a i na r ea n a l y z e d a na d v a n c e d p h y s i c a li m p l e m e n t a t i o na n d v e r i f i c a t i o nf l o wf o r0 18t e c h n o l o g y ，w h i c hi sb a s e do nn e wc h a r a c t e r i s t i c s o fv d s m p r o c e s s i sb u i l t a3 2 b i te m b e d d e dc p u c k 5 1 0h a sb e e n i m p l e m e n t e df o l l o w i n gt h i s f l o w t oo v e r c o m et h ed r a w b a c k si ne x i s t i n gi r d r o pa n a l y z i n gm e t h o d s ，a n o v e la l g o r i t h mw i t hm a x i m a lv o l t a g e - d r o pf i n d i n ga b i l i t yi sp r e s e n t e d f o r m i g r a t i o no fc k 5 1 0t on e w p r o c e s s ，ad f m - f r i e n d l y9 0 n m s t a n d a r dc e l l i i b r a r yi sd e s i g n e d m a i nc o n t r b u t i o n si nt h i st h e s i sa r e ： 1 ad e t a i l e dv d s m p h y s i c a li m p l e m e n t a t i o n f l o wi sp r e s e n t e d w i t h s o m en e wt e c h n o l o g i e ss u c ha sp h y s i c a ls y n t h e s i s ，s i l i c o nv i r t u a l p r o t o t y p i n ga n di r - d r o p v e r i f i c a t i o nb e i n gd i s c u s s e di nd e t a i l 2 c k 5 1o sp h y s i c a li m p l e m e n t a t i o ng u i d e l i n ei sp r e s e n t e db a s e do n c k 5 10 ss p e ca n dn e wc h a r a c t e r i s t i c so f0 18 u r np r o c e s s 3 af u l lc h i pf l a t t e np h y s i c a ls y n t h e s i sd e s i g nf l o wi sp r e s e n t e d t h i s f l o wh a ss h o r tt u r n a r o u n dt i m ea n db e t t e rt i m i n gp e r f o r m a n c e t h a nt r a d i t i o n a if l o w b a s e do n t h i sf l o w 。c k 5 10j si m p l e m e n t e d 浙江太学博士毕业论文 b o t hi nt s m ca n ds m i c0 18 u m p r o c e s st h et a p e o u tr e s u l t s s h o wt h a td e s i g ns p e ci sr e a c h e d 4 an o v e lg ab a s e d a l g o r i t h m f o ru d s mv l s ip o w e r g r i d v e r i f i c a t i o ni sp r e s e n t e d u n l i k eo t h e r e x i s t i n gt e c h n i q u e s ，t h i s a l g o r i t h mp o s s e s s e s m e r i t so fb o t ht h es t a t i ca n d d y n a m i ci r - d r o p a n a l y s i sm e t h o d s f o rl a r g es c a l ec o m b i n a t i o n a lc i r c u i t s ，t h e m a x i m u m i r d r o pc a nb ea u t o m a t i c a l l y f o u n df o l l o w i n gt h e p r o p o s e ds c h e m e ，s ol o c a ld e e pv o l t a g ed r o pw h i c hc a n tb e s e e n b y s t a t i cm e t h o dc a nb ef o u n db yt h i sn e wm e t h o d a n dn o i n p u t m e c t o r sa r en e e d e d 5 d f m ( d e s i g n f o rm a n u f a c t u r a b i l i t y ) m e t h o do fn a n o m e t e rs c a l e s t a n d a r dc e l l si sa n a l y z e d an e wd f mi m p l e m e n t a t i o na n d v e d f i c a t i o nd e s i g nm e t h o d o l o g yi sp r e s e n t e d ，w i t hi n c l u d e sa g r o u p o f t e c h n o l o g i e s f o rp r o c e s sm o d e l i n g ，t e s tc i r c u i ts t r u c t u r e a n dd f mp r o b l e mi o c a t i o n as e to fd f m - f r i e n d l y9 0 n ms t a n d a r d c e l l sa r ed e s i g n e dw i t ht h i sm e t h o d o l o g y n e w p h y s i c a li m p l e m e n t a t i o n f l o wo fp r o c e s s e sb e l o w0 18 u r ni s p l a n n e dt ob e r e s e a r c h e d t h e9 0 n ms t a n d a r dc e l ll i b r a r yw i l lb ei m p r o v e d a c c o r d i n g t or e a lt e s t i n gr e s u l t so ft h ed e s i g n e d9 0 n m l i b r a r y k e y w o r d s ：v l s i ；c m o s ；e m b e d d e dc p u ；v d s m ；p h y s i c a l i m p l e m e n t a t i o n ；b a c k e n d ；i r - d r o p ；s t a n d a r d c e l l ；d e s i g nf o r m a n u f a c t u r a b i l i t y ；r e s o l u t i o ne n h a n c e m e n t t e c h n o l o g i e s 浙江大学博士毕业论文 1 1引言 第1 章绪论 集成电路产业在国民经济中发挥着重要的作用，目前超大规模集成电路 已被广泛应用于计算机、通讯、汽车、控制、测量、医学和家用等各个方面， 其水平高低直接体现了一个国家的经济发展水平和综合国力。集成电路正前 所未有地改变着人们的生活方式，集成电路设计技术也日新月异。 嵌入式系统正日益成为数字系统的一个热门，它广泛应用于掌上设备， 微控制器等领域。作为嵌入式系统的核心，嵌入式c p u 的设计是嵌入式系 统设计的关键。开发高性能的具有自主知识产权的嵌入式c p u 具有重要的 商业和社会价值。 1 2当前集成电路发展遇到的挑战 当前，集成电路产业进入了以纳米工艺为代表的s o c ( s f s t e r n o n c h i p ) 时代，工艺的特征尺寸越来越小，工艺的进步对设计方法学提出了新的挑战。 由于设计规模的扩大，芯片的功能设计、仿真、形式验证、测试等都遇到了 新的问题。在芯片的物理实现领域，由于特征尺寸的变小，物理实现遇到了 很多全新的问题。这些新的问题使设计者必须改变原先的物理实现流程a _ 塑坠塑垡燮圭一 i 2 1 连线决定芯片的性能 首先，连线决定了芯片的性能。如图1 - 1 所示，在0 1 8 微米铝互连工 艺时，连线延迟超过了单元延迟，0 1 3 微米铜互连工艺时，连线延迟超过 了单元延迟，在9 0 n t o 工艺时，即使使用了铜互连工艺，连线延迟仍然达到 了总延迟的7 5 吐由于连线延迟决定了芯片的性能，设计者的注意力将从 逻辑优化转到连线优化。 拿s 3 0 2 5 2 0 妄 旦 昱1 5 1 0 5 0 d 6 50 5 0 3 50 2 5 0 1 8 o 1 30 。1 f e a t u r es i z eg e n e r a t i o n ，m i c r o n 图1 1 铝线和铜线的连线延迟和单元延迟【1 】 1 2 2 信号完整性和i r d r o p 对时序的影响 除了连线延迟，由信号完整性和i r - d r o p 引起的延迟也必须被考虑。这 些影响在o 1 s u m 工艺时就已经产生了，0 1 3 u r n 的设计中，信号完整性和 i r d r o p 分析已经和常规的时序分析一样重要了，如果不考虑由信号完整性 和i r d r o p 引起的延迟，设计出的产品性能上会有很大的下降，或者根本不 浙江走学博士毕业论文 能使用。到了9 0 n m 工艺时，一般认为，如果时序分析不包括信号完整性和 i r d r o p 的时序影响，那么时序分析就是没有任何意义的【”。图1 2 显示了 0 1 8 u r n 工艺时由于电容耦合而受到相邻信号跳变影响导致的延时变化。从 中可蛆看出3 m m 长的信号线有可能园s i 的影响使延时产生+ 8 0 a 6 0 的 变化”j 。而由于i r d r o p 造成的延对，在01 s u m 时，电压从1 7 v 降到1 6 v 有可能造成5 0 或更大的延时变化。有研究表明01 s u m 及以下的设计中， 有2 0 设计的失败是由i r - d r o p 造成叽 图1 - 2c r o s s t a l k 引起的延时变化1 1 1 2 3时序收敛问题 由于连线延迟占主导地位，传统的设计方法已经不能适应新的工艺n 传 统的芯片物理设计流程是由一系列连续步骤完成的：r t l 综合成门级网表一， 电源布局 单元布局 时钟树设计 布线- 物理验证。当门级延迟主导总延 迟时，这个流程是有效的，因为在此工艺下单元的负载就是所驱动的下一级 浙江大学博士毕业论文 单元输入端电容总和，在门级网表阶段通过分析各个单元的驱动和负载即可 知道芯片各部分的延迟。 当工艺到了0 1 8 u m - o 1 3 u m 时，连线延迟已经不容忽视，单元的负载 除了下一级单元输入端电容外，还要加上两级间的连线电容，通过分析门级 网表得到的延时信息不能包括连线延迟，只有当单元之间的位置确定后，单 元之间的距离常能被估算出来，根据这个估算出的距离再加上驱动的负载， 才能得到比较准确的延时信息。因此，0 1 8 u m 一0 1 3 u m 工艺时，设计流程 需要采用物理综合( p h y s i c a ls y n t h e s i s ) 的方法，在综合的时候不仅考虑被驱 动单元的影响，还要考虑单元之间的位置。综合出的结果包含门级网表和单 元的位置信息，这样才能使综合的结果和实际情况相接近。 当工艺小于o 1 3 u m 时，由于连线延迟进一步加大，根据标准单元的位 置估算的连线延迟已经不能达到所需的精度，物理综合也不能得到满意的结 果，这使得只有布线后才能得到准确的延时信息。目前认为o 1 3 u m 工艺以 下的设计流程应当是一个不断的循环迭代的过程，它要求从物理设计的一开 始就要考虑连线的影响，设计者要很快的得到布线后的时序信息来优化下一 轮的物理综合、布线，这要求整个流程要能在很短的时间里完成一次迭代， 普遍认为设计者要能在一天内完成一次r t l 一 g d s i i 的虚拟流片【1 1 ( v i r t u a l t a p e o u te v e r yd a y ) 。 图1 3 显示了不同工艺条件下设计流程的区别，由于连线延迟的影响， 设计流程不得不更多的考虑到连线，从综合到物理综合再到快速虚拟流片， 连线的影响需要越来越早的被设计者引入设计流程中。 塑兰查兰堡主兰些堡墨 l o g i c 国a t 酵 p l a c e m e n t 日qc w i r a s l 图i - 3 不同工艺的设计流程【i 】 1 2 4新工艺对布线的影响 新的设计流程要求快速的虚拟流片，这对芯片的布线提出了挑战。新工 艺下的布线要考虑到新工艺的物理特性，需要考虑布线产生的l r - d r o p 问题 和信号串扰问题对时序的影响，同时，为了克服光刻畸变而引入的光学校正 口- 3 i ( o p c ，0 州c a lp r o x i m i t yc o r r e e t i o n ) 将对版图进行修改，这要求布线的时 候能考虑到对o p c 的影响。 由于集成电路规模不断变大，而快速虚拟流片要求能迅速的得到布线后 的延时信息，这要求布线的速度要能符合新设计流程的要求，这些都对设计 者提出了挑战。 l ，2 5物理验证受到的影响 新的工艺在物理验证上提出了新的挑战，这包括一下几点 1 】光刻的所见非所得m 浙江大学博士毕业论文 由于特征尺寸的进一步下降，硅片表面的光刻畸变现象不能避免， 得到的硅片并不是设计时的版图，这会影响到芯片的电容、电阻、 电感、电磁迁移d 等，设计者必须考虑到实际硅片和设计版图 之间的区别。 2 ) 寄生参数提取 连线延迟的重要性使得寄生参数的提取必须更加准确。准确的寄生 参数提取需要更好的模型，这要求e d a 工具厂家和f o u n d _ , - y 厂家 更好的合作。 3 1 更准确的延时计算 由于受到s i 和i r - d r o p 的影响【8 】，延时的计算已经不能使用传统的 方法。延时的计算必须考虑到s i 和i r - d r o p 的影响。这需要标准单 元的时序模型包含s i 和i r - d r o p 信息【9 1 。 4 ) 连线的e m 分析 由于连线越来越细，通过单位面积的电流密度越来越大，由于电子 迁移效应，在电流密度大的地方，连线有可能提前失效，这造成了 严重的芯片质量问题。这迫使设计者在芯片的物理实现流程中考虑 e m 的影响，在布局布线时尽量避免造成e m 问题，在最后的物理 验证时要能准确的对芯片进行e m 分析以确保芯片的质量。 5 1 电源网格分析 4 1 随着集成电路规模的增大，电源网格的节点数急剧变丈，纳米级设 计有可能包含1 0 亿个节点【”。由于电源网络需要全芯片同时分析， 巨大的节点数对电源网格分析提出了挑战。同时，电源网格分析还 要考虑到可制造性设计因素( o p c 、d s m ) 对硅片形状改变的影响。 6 ) 电感效应的影响 电感效应是接下来会对设计流程产生重大影响的因素。现有的方法 浙江史学博士毕业论文 只能处理很小的特定电路，目前，大规模快速的电感提取和分析是 一个未解决难题。 1 - 3 本文研究的主要内容和结构安排 本文主要讨论了在超深亚微米工艺条件下嵌入式3 2 位c p u 的物理实 现，建立了个先进的基于超深亚微米工艺的物理实现和验证流程。该流程 的成功对今后的超深亚微米设计物理实现有重要的指导意义。同时分析了对 芯片物理设计有重要影响的i r - d m p 验证，提出了一种新的基于遗传算法的 动态i r d r o p 验证技术。为了研究在更新工艺下嵌入式3 2 位c p u 的物理实 现，分析了9 0 n m 工艺条件下标准单元设计和验证技术，为下一步把c k 5 1 0 移植到9 0 n m 工艺做了预研。 本文的结构安排如下： 第二章，超深亚微米物理实现和验证流程，介绍了超深亚微米工艺条件 物理实现的具体流程，重点分析了流程中一些新的技术，如物理综合、虚拟 流片、i r d r o p 、s i 、e m 验证技术。 第三章，c k 5 1 0 嵌入式3 2 位c p u 总体结构与物理实现的技术路线， 介绍了c k 5 1 0 的总体结构，分析了在0 1 8 u r n 工艺条件下物理实现的特点， 结合c k 5 1 0 的性能要求，给出了c k 5 1 0 物理设计的技术路线。 第四章，c k 5 1 0 的物理实现和验证，具体介绍了c k 5 1 0 的物理实现和 时序、日、e m 、i r d r o p 等验证，重点分析了其中应用的一些新技术，如物 理综合、门控时钟、虚拟流片等。 第五章，电源网格i r d r o p 分析，电源网格的i r d r o p 分析是超深亚微 米物理设计中重要的一道工序，现有的分析方法存在这样那样的缺点，本章 结合现有方法的优点，提出了一种新的基于遗传算法的动态i r - d r o p 验证技 术，该技术能有效的找到芯片出现最大i r d r o p 的状态。 浙江大学博士毕业论文 第六章，纳米级标准单元可制造性设计，以特征尺寸为代表的半导体工 艺的发展给集成电路的设计、制造、工具开发带来了很多新的问题和挑战， 成为目前研究的热点。我们开展了对9 0 n m 标准单元库的研究，为下一步 c k 5 1 0 系列以亚1 0 0 n m 工艺实现进行预研，这项工作同时对国内9 0 n m 工 艺的试制和成熟具有相当的意义。 1 6 - 浙江大学博士毕业论文 第2 章超深亚微米物理实现和验证流程 物理实现是集成电路设计的重要组成部分，物理实现的目的是将与工艺 无关的通过硬件描述语言( h d l ) 表示的设计实现成与特定工艺相关的版图。 物理实现直接影响着芯片的性能，在超深亚微米工艺条件下，由于设计复杂 度上升和新工艺带来的物理特性变化，物理实现在很多方面需要进行改进以 适应新的设计环境。 物理实现的验证是整个流程中不可缺少的部分，通过验证可以发现物理 实现过程中的各种错误。随着工艺的发展，设计中有越来越多的方面需要通 过验证来保证设计的正确。 本章对传统的物理实现和验证流程进行了介绍，并分析了超深亚微米工 艺( d s m ) 下物理实现和验证的具体流程。 2 1流程简介 图2 1 是超深亚微米物理实现与验证流程图，与传统的流程相比，它在 综合( s y n t h e s i s ) 、硅虚拟原型设计( s i l i c o nv i r t u a lp r o t o t y p i n g ) 、布局布线、 时序验证等方面充分考虑了连线延迟对芯片性能的影响。 流程各步骤如下： 1 ) 逻辑综合( 1 0 9 i c a ls y n t h e s i s ) 逻辑综合是将与工艺无关的硬件描述语言田d l ) 表示的设计通过 综合工具转化成与特定工艺相关的门级网表( g a t e l e v e l n e t l i s t ) ，它 包括工艺映射( t e c t m o l o g y - m a p p i n g ) 、逻辑优化、时序优化、状态机 优化等部分【1 】。逻辑综合的目标是生成功能、时序、功耗等指标都 浙江大学博士毕业论文 满足设计要求的门级网表，这些指标可能互相排斥，设计者需要在 这些不同的指标间进行平衡，达到最终的设计要求。 图2 - i 物理实现和验证流程f l o 】 2 ) 硅虚拟原型设计( s i l i c o nv i r t u a lp r o t o t y p i n g ) 硅虚拟原型设计是将综合得到的门级网表进行快速的布局布线，它 并不进行仔细的布局布线，只是迅速的将芯片进行物理实现，设计 者由此可以得到芯片近似的性能指标。它可以指导前端的设计者发 浙江天学博士毕业论文 现设计的缺点从而进行修改，而不必等到整个设计的最终完成。设 计者根据虚拟原型得到的结果指导详细的布局【l 1 2 1 。 3 ) 布局( f i o o r p l a n ) 由于工具处理能力的限制，大的设计要分成若干个小的模块来实 现。布局要完成模块的划分、每个模块时序约束的生成、模块之间 接口的优化、寻找模块合适的位置。布局的结果要使芯片的时序、 功耗、模块之间的互连能达到设计的要求盼1 4 1 。 4 1 模块和顶层实现( p l a c e & r o u t e ) 布局划分好的模块根据各自的时序约束进行标准单元的摆放、布 线。顶层模块将已完成的各子模块集成到一起。 5 1 物理验证 完成的物理设计需要通过一系列的测试已保证其时序、逻辑、可靠 性等。这些测试包括d r c 、l v s 、s i 、e m 、i r - d r o p 等。 在接下来的几节里具体分析了这些步骤在超深亚微米工艺( o s m ) 下的 实现。 2 2 逻辑综合( 1 0 9 i c a ls y n t h e s i s ) 逻辑综合的目标是生成功能、时序、功耗等指标都满足设计要求的门级 网表，如图2 - 2 所示。 通常综合时连线的r c 是基于连线负载模型( w i r e l o a dm o d e l ) 来估计 的，连线负载模型是通过连线的扇出数或芯片的面积来估计连线的r c ，一 般由流片厂商根据特定工艺的统计信息来确定连线负载模型。 连线负载模型用于单元没有被布局布线之前，当布局布线完成后，设计 者应使用提取的精确的延时信息来替代根据连线负载模型得到的r c 。 浙江大学博士毕业论丈 图2 - 2 综合 连线负载模型是通过统计的方法得到的一个很简单的r c 估计模型，它 本身有着不可克服的缺陷5 l ，图2 - 3 显示了连线负载模型的提取，首先用 厂商提供的模型进行综合，综合后的结果进行布局布线，提取出r c ，根据 提取出的r c 得到新的模型。这个新的模型再被用于下一轮的综合。这样不 断的进行综合_ 连线负载模型提取，直到综合时计算的延时与布线后提取的 延时基本一致。为了达到时序的收敛，需要多次的设计反复。而当工艺进入 超深亚微米时，由于连线延迟的增大，这种方法可能无法达到收敛1 1 ”。 图2 - 3w i r e 1 0 a dm o d e l 的提取 浙江走学博士毕业论文 解决时序收敛问题的方法是物理综合( p h y s i c a is y n t h e s i s ) 。物理综合在 综合时就确定了每个单元的位置，这样连线r c 的提取就不依赖于不准确的 连线负载模型，如图2 4 所示，物理综合一开始就定义了单元的摆放区域， 物理综合过程中所有的单元都被放置。综合时连线延迟可以比较准确的通过 位置信息来得到，这就解决了连线负载模型不准确的问题。 图2 - 4 物理综合 物理综合的结果是已经放置好的网表，这个包含了单元位置信息的网表 直接用于布线。 2 3 硅虚拟原型设计( s i l i c o n v i r t u a lp r o t o t y p i n g ) 如图1 3 所示，物理综合可以解决0 1 8 u r n 工艺设计的时序收敛闯题， 但是0 1 3 u r n 及以下工艺时，由于连线延迟所占总延迟比重的增大，仅仅通 过物理综合已经不能达到时序收敛了。连线延迟只有在详细布线( d e t a i l r o u t i n g ) 后才能得到，这种情况下，物理设计流程必须采用快速原型设计技 术( s i l i c o nv i r t u a lp r o t o t y p i n g ) 忱 s i l i c o nv i r t u a lp r o t o t y p i n g ( s v p ) 是指包括布线的全芯片设计反复，它首 先进行全芯片的物理实现，然后对设计的各个方面：逻辑、时序、信号串扰、 浙江大学博士毕业论文 i r - d r e p 、电迁移效应、1 0 、可制造性等同时进行考虑。设计者根据s v p 的 结果确定当前性能和制造性方面出现问题的优先级，然后解决这些优先级高 的问题。这些问题解决后，设计者把所有的部分集成在一起，进行全芯片的 分析，发现其中的问题，然后进行下轮的设计反复。 如图2 5 所示，s v p 将物理实现和验证的所有步骤集中到单一的全芯 片设计环境中。设计上的任何改变都要迅速的通过s v p 得到完全的各方面 的体现，通过快速的硅虚拟原型技术，设计者能很快的知道对芯片所做的任 何修改会产生什么样的结果。工业界认为【1 j ，o ，1 3 u m 畈下的设计需要每天 进行一次硅虚拟原型设计，这样，设计者才能达到硅片上的时序收敛。 图2 - 5 以硅虚拟原型为核心的物理实现o 2 4 布局( f l o o r p l a n ) 由于工具处理能力的限制，大的设计要分成若干个小的模块来实现。布 局的主要任务是： 浙江大学博士毕业论丈 1 ) 模块的划分( p a r t i t i o n ) 2 ) 每个模块时序约束的生成( t i m i n gb u d g e t ) 3 ) 确定1 0 位置 4 ) 确定电源网络 5 ) 寻找模块合适的位置 6 ) 模块之间接口的优化 模块划分将芯片分成若干个模块来实现，这样可以同时并行的进行各个 模块的物理实现，对于大的设计来说，由于工具能力的限制，只有将设计分 成若干小的模块才有可能实现整个设计。模块划分的方法可以根据逻辑关系 划分，但是由于逻辑上相同等级的模块很可能在物理实现上差异很大，因此 一般使用与逻辑关系无关，完全凭物理连接关系的物理划分。物理划分一般 会生成在物理实现上易于操作的模块，每个模块有自己的门级网表( n e t l i s t ) 和布局信息( 位置、大小、输入输出端口位置等) 。 物理划分的模块需要各自的时序约束，根据每个物理模块的大小、位置、 相互连接关系和芯片的时序约束，为每个模块生成各自的时序约束( t i m i n g b u d g e t ) 。这些模块时序约束的综合就是芯片的时序约束，通过t i m i n g b u d g e t ，将对芯片的时序要求划分成对模块的时序要求，这样可以根据每个 模块的门级网表和时序要求进行模块的物理实现。 芯片的i o 位置受系统条件和时序条件限制，需要综合考虑这两者的关 系进行l o 位置的确定。 模块的位置需要考虑到模块与i o 、模块之间的连线和时序，模块之间的 信号连接通过模块的输入输出端口进行连接，如图2 - 6 所示，由于模块之 间布线通道有限，同时出于对连线延迟的考虑，需要对模块之间的接口位置 进行优化，使各模块之间的连接能满足布线和时序要求。 浙江大学博士毕业论文 图2 - 6 模块之间的连接 芯片内部与模块内部都需要有电源网络，芯片内部的电源网络将i o 电 源与模块电源连接在一起，模块内电源网络一方面与芯片内部的电源网络相 联，一方面与模块内部的各单元相联。电源网络的设计要考虑到面积、 i r - d r o p 、对标准单元摆放和布线的影响。在布局阶段，所有的电源网络都 应被设计好，这样接下来的标准单元摆放和布线时就可以考虑刭电源连线的 影响。 布局得到了每个模块的门级网表、模块的时序约束、模块的几何形状、 模块输入输出接口的位置、模块内电源网络、芯片内各模块的位置、芯片的 电源网络、芯片的1 0 摆放。根据这些信息，就可以进行模块的物理实现和 芯片的集成。 2 5 模块和顶层实现( p l a c e & r o u t e ) 根据布局羽o o r p l a n ) 的结果进行模块的标准单元摆放和布线。模块完成 后，整个芯片基于完成的模块进行芯片级布线，完成整个芯片的物理设计a 浙江大学博士毕业论文 图2 7 模块的单兀摆放与布线 如图2 7 所示，模块的单元摆放需要模块的时序约束信息，这是为了实 现时序驱动的标准单元摆放。时序驱动的单元摆放会根据单元之间的时序关 系优化单元的位置，从而达到较好的时序性能。 如果使用物理综合，那么模块标准单元的摆放在物理综合过程中完成， 物理综合的结果直接进行布线。 模块的布线也需要考虑时序信息， 据连线时序的信息决定布线的优先级， 动单元位置等方法来满足时序要求。 一般采用时序驱动的布线，布线时根 同时可以采用增大，减小驱动器，移 模块物理实现完成后进行顶层设计的布线，主要是模块之间和模块与l o 之间的连线，完成顶层设计布线后整个芯片的物理实现基本完成。 2 6验证 完成的物理设计需要通过一系列的测试己保证其时序、逻辑、可靠性等。 这些测试包括静态时序分析、d r c 、l v s 、s i 、e m 、i r - d r o p 等a 浙江大学博士毕业论文 静态时序分析技术是一种时序验证方法，用以衡量电路性能。它提取整 个电路的所有时序路径，通过计算信号沿在时序路径上的延迟传播找出不符 合时序约束的错误，它主要检查建立时间和保持时间是否满足要求。静态时 序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度快。它完全克 服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证。 d r c ( d e s i g nr u l ec h e c k ) 验证是对版图的几何特性进行验证，以确保 版图上所有的几何形状都符合流片厂家的要求。 l v s ( l a y o u tm s s c h e m a t i c ) 验证是将版图的逻辑功能与原理图相比较， 以确保版图连接的正确性。 信号串扰( s l ，s i g n a li n t e g r i t y ) 是由于相邻信号线之间的连线冲放电引起 的信号干扰，在超深亚微米工艺下，由于设计规模越来越大，连线越来越长， 连线间距越来越小，信号串扰造成的影响已经不容忽视1 7 1 。信号串扰验 证通过电路分析，查出并修复电路中信号串扰严重的线路。 电迁移( e m ，e l e c t r om i g r a t i o n ) 是由流经金属线与通孔的平均电流引起 的一种直流现象。这是深亚微米电源网格设计中出现的一种重要问题。大电 流密度与窄线宽会引起电迁移，导致可靠性下降。超深亚微米阶段，e m 验 证已成为必须的验证程序。 i r d r o p 验证是对电源网格设计的验证，通过i r d r o p 验证保证芯片的 电源网格能供给各单元足够的电压。 设计好的芯片需要通过上述验证以确认功能、时序、可靠性等正确无误， 才可以进行流片。 浙江大学博士毕业论文 2 ，7本章小结 本章介绍了超深亚微米工艺条件物理实现的具体流程，重点介绍了流程 中一些新的技术，如物理综合、虚拟流片、i r d r o p 、s i 、e m 验证技术a 对 这些新技术对物理实现流程的影响进行了分析。 堂1 江垄主堡主兰些堡墨 第3 章c k 5 10 嵌入式3 2 位c p u 总体结构与物理实 现的技术路线 c k 5 1 0 是一个“3 2 位高性能低功耗嵌入式c p uc c o r e ”的研究项 目。c k 5 1 0 的指令集兼容m o t o r o l a 公司的m c o r e 微处理器。m c o r e 的设计始于九十年代中期，在研究了多种流行的r i s c ( r e d u c e di n s t r u c t i o n s e tc o m p u t e r ) 结构诸如m i p s 、a r m 等之后，m o t o r o l a 公司提出了一 种s o c 系统设计使用的先进的r i s c 结构，它采用的3 2 位数据通路及1 6 位指令可以大大降低对存储器容量的需求。浙江大学、苏州国芯、清华大学 等合作对0 3 5 u r nc m o s 工艺3 3 m h z 时钟频率的第一代m c o r e 进行研 究分析，在此基础上，改进指令与体系结构，研制新的低功耗、高性能、低 成本c c o r e 的芯核，完成m c o r e 到c c o r e 的技术转化。c c o r e 的指令集兼容m o t o r o l a 公司的m ，c o r e 微处理器，对m c o f 壤的体系结 、_ 构进行根本上的改动采用了0 1 b u m 工艺实现，c k 5 1 0 性能大大超过 m c o r e 1 8 t 1 9 1 。 3 1c k 5 1 0 总体结构和性能指标 c k 5 1 0 是高性能低功耗嵌入式c p u ，它除了具有m c o r e 的特征外， 还吸取了a r m 和m i p s 的一些特点。c k 5 1 0 采用7 级流水缩构，包含高速 指令缓存( i n s t r u c t i o nc a c h e ) 和数据缓存( d a t ac a c h e ) ，以及5 1 2 字 节的跳转历史记录表b h t ( b r a n c hh i s t o r yt a b l e ) f 19 ) 。 堑兰苎兰量主兰些堕查 图3 1 是c k 5 1 0 体系结构方块图： 图3 - 1c k 5 1 0 体系结构方块图f 1 9 】 c k 5 1 0 微处理器有7 级流水线： 器组、指令执行、访问数据c a c h ef 、 流水线的功能如表1 所示： 即指令读取l 、指令读取i i 、访问寄存 访问数据c a c h ei i 、数据回写。7 级 表17 级流水线功能 流水线名称缩写流水线作用 1 将地址送给指令c a c h e 、i - t a g 指令读取i i f 2 计算下一条指令地址 指令读取i i i s 1 选取指令、访问跳转历史记录表 塑兰垄兰堡主望些塑查 2 指令预译码 1 从寄存器组中读取源操作数 访问寄存器组r f2 指令译码并检查指令互锁条件 3 指令发射到执行单元 1 a l u 指令大多数在该级完成 指令执行 e x 2 l o a d s t o r e 指令：在该级产生数据地址 3 跳转指令：检查跳转条件并产生跳转目标地址 访问数据c a c h e i d f 访问c a c h e 访问数据c a c h ei i d s 数据对齐并完成l o a d s t o r e 指令 数据回写 、珊 指令执行结果回写到寄存器组 c k 5 10 可以划分为取指单元i f u 、整数单元i u 、存取单元l s u 、乘除 处理单元m a d 、总线接口单元b i u 、硬件调试单元h a d 和内存保护单元 m p u ： 1 ) 取指单元i f u ( i n s t r u c t i o nf e t c hu n i t ) 取指单元i f u 覆盖流水线上的i f 和i s 两个阶段。它的主要任务是 读取指令，经过预处理后发送给流水线后端。支持c a c h e 和指令转 移预测模块的使能，使得软件控制硬件结构，增强了c p u 的灵活 性。 2 1 整数单元i u ( i n t e g e ru n i t ) 整数单元i i j 主要负责指令译码( i n s t r u c t i o nd e c o d e ) 、指令发射 f i n s t r u c t i o ni s s u e ) 、读取操作数、跳转预测检查( b r a n c hp r e d i c t i o n c h e c k ) 、建立旁路( b y p a s s ) 、指令执行、指令退休( r n s t r u c t i o n r e t i r e ) 和异常处理。它覆盖了c k 5 1 0 流水线的r f 、e x 和w b 阶段。 3 1 存取单元l s u ( l o