（微电子学与固体电子学专业论文）数字集成电路可测试性设计研究与应用.pdf

摘要 摘要 随着深亚微米技术的应用，芯片的集成度大幅提高，但另一方面工艺制造过程中产生 缺陷的概率也随之提高。因此找出一种能够检测出这些缺陷的方法就变得极为重要，可测 试性技术应运而生。可测试性设计技术的难点在于时序电路，扫描设计方案可以较好地解 决这个难题。随着时序单元的增多，自适应的扫描方案也逐渐被采用。各种类型的嵌入式 存储器大量集成于数字芯片中，由于芯片端1 3 的限制，直接测试这些存储器非常困难。本 文在明确上述问题的基础上对数字集成电路可测试性设计进行了深入的研究，所提出的设 计方法在m a c ( m e d i aa c c e s sc o n t r o l l e r ) 芯片和e p a ( e t h e m e tf o rp l a n ta u t o m a t i o n ) 片中进 行了应用。 本文详细论述了时序电路中扫描设计和自适应扫描设计的流程。自适应的扫描压缩方 法在保证故障覆盖率的前提下，能够数十倍的减少测试矢量，进而减少测试所需时间，最 终降低芯片成本。本文在m a c 和e p a 芯片的设计中分别应用了扫描设计和自适应扫描设 计，然后对面积和测试矢量加载的时间进行了评估。 在存储器的测试方面，本文先详细描述了单端口和双端1 3s r a m ( s t a t i cr a n d o ma c c e s s m e m o r y ) 的特性，之后介绍了s r a m 中常用的功能故障模型，最后分别给出了单端1 3 和双 端口存储器内建自测试( m e m o r yb u i l t i ns e l f - t e s t ，m b i s t ) 的测试策略。对于面向字的存储 器，它的测试方案可从面向位的存储器测试方法直接扩展而来，只需选择合适的背景数据， 本文对此做了详细的论述。 可测试性4 心4 - 片样片的扫描功能测试如果利用a t e ( a u t o m a t i ct e s te q u i p m e n t ) 进行，所 需费用是巨大的。本文提出了一种适用于样片测试的测试平台，并详细论述了扫描功能的 测试方法。 可测试性设计功能的测试结果表明本文中所述方法是可行的。 本文中的创新点包括： l 、研究了单端口和双端口s r a m 以及r e g i s t e rf i l e 的特性，提出了针对于面向字的单端 1 3 和双端口s r a m 和的r e g i s t e rf i l e 测试策略。 2 、针对于具有可测试性功能的芯片样片来说，提出了一种性价比极高的测试方案，搭建 了测试平台。 关键词：可测试性设计，扫描，自适应扫描，存储器内建自测试，测试 i i i a b s t r a c t a b s t r a c t w i t ht h ea p p l i c a t i o no fv e r yd e e ps u b - m i c r o nt e c h n o l o g y , t h ed e n s i t yo fc h i p si n c r e a s e s g r e a t l y , b u to nt h eo t h e rh a n di tc a u s e st h ed e f e c t sd u r i n gt h em a n u f a c t u r i n gp r o c e s sr i s i n g t h e r e f o r e ，i tb e c o m e sv e r yi m p o r t a n tt of i n daw a y t od e t e c tt h e s ed e f e c t ，d e s i g nf o rt e s t ( d f t ) s o l v e st h i sp r o b l e mw e l l t h ed i f f i c u l t yl i e si ns e q u e n t i a lc i r c u i t sf o rd f t , t h ep e r f e c ts o l u t i o ni s s c a nd e s i g n w i t ht h ei n c r e a s eo fs e q u e n t i a lc e l l s ，a d a p t i v es c a nh a sg r a d u a l l yb e e na d o p t e d a l a r g en u m b e ro fv a r i o u se m b e d d e dm e m o r ya r ei n t e g r a t e di nd i g i t a lc h i p s ，a st h ec o n s t r a i n t so f c h i pp o r t s ，d i r e c tt e s to ft h e s em e m o r i e si sv e r yd i f f i c u l t b a s e do na b o v ei s s u e st h i sp a p e r s t u d i e di n - d e p t ho nd e s i g nf o rt e s to fd i g i t a li cd e s i g n ，a n dt h ep r o p o s e dd e s i g nm e t h o da p p l i e d i nm a c ( m e d i aa c c e s sc o n t r o l l e r ) a n de p a ( e t h e r n e tf o rp l a n ta u t o m a t i o n ) c h i p s t h i sp a p e re l a b o r a t e dt h ea p p r o a c ho fs c a nd e s i g nf l o wa n da d a p t i v es c a nf l o wi n s e q u e n t i a lc i r c u i t s w i t he n s u r i n gt h ef a u l tc o v e r a g e ，t h ea d a p t i v es c a nc a nb et e n - f o l dr e d u c t i o n i nt h en u m b e ro ft e s tv e c t o r s ，t h u sr e d u c i n gt e s tt i m ea n du l t i m a t e l yr e d u c et h ec o s to fc h i p t h e s c a ns o l u t i o nw a sa p p l i e dt om a cc h i pd e s i g na n dt h ea d a p t i v es c a nw a sa p p l i e dt oe p a c h i p d e s i g n ，t h e nw ea s s e s s e dt h ec h i pa r e aa n d v e c t o r sl o a d i n gt i m e o nt e s t i n gt h em e m o r i e s ，f i r s t l yt h i sp a p e rd e s c r i b e di nd e t a i lo nt h ef e a t u r e so fs i n g l e - p o r t ( s p ) s r a m ( s t a t i cr a n d o ma c c e s sm e m o r y ) a n dd u a l - p o r t ( d p ) s r a m ，t h e np r e s e n t e dt h e c o l n l t l o nf u n c t i o n a lf a u l tm o d e l s ( f f m s ) ，f i n a l l yp r o p o s e dt h eb u i l t i ns e l f - t e s t ( b i s t ) t e s t s t r a t e g i e so ft h es ps r a ma n dd ps r a m t h et e s ts t r a t e g yo fw o r d o r i e n t e dm e m o r yc a n d i r e c t l yb e e ne x t e n d e df r o mt h eb i t - o r i e n t e dm e m o r y , t h eo n l yn e e di st os e l e c tt h ea p p r o p r i a t e b a c k g r o u n dd a t a ，i th a sb e e nd o n ei nt h i sp a p e r i fy o uu s et h ea t e ( a u t o m a t i ct e s te q u i p m e m ) t ot e s tt h es c a nf u n c t i o no ft h et e s t a b i l i t y c h i ps a m p l e ，t h ec o s ti se n o r m o u s t h i sp a p e rp r o p o s e da t e s tp l a t f o r mf o rat e s t a b i l i t ys a m p l e a n dd i s c u s s e di nd e t a i lo ft h et e s tm e t h o d sf o rs c a nf u n c t i o n t h et e s tr e s u l t so ft h ed f tf u n c t i o ns h o wt h a tt h em e t h o d sd e s c r i b e di nt h i sp a p e rw e r e f e a s i b l e t h ei n n o v a t i o n si nt h i sp a p e ri n c l u d e ： 1 、t h ef e a t u r e so fs pa n dd ps r a mh a v e b e e ns t u d i e da n dt h es a m ea st os pa n dd pr e g i s t e r f i l e ，t h et e s ts t r a t e g i e sh a v eb e e np r o p o s e df o rt h ew o r d o r i e n t e ds pa n dd ps r a ma n d r e g i s t e rf i l e 2 、t h i sp a p e rp r o p o s e dah i g h l yc o s t e f f e c t i v et e s ts o l u t i o nf o rt h ec h i ps a m p l e sc a p a b l eo f v 浙江大学硕上学位论文 t e s t a b i l i t yf u n c t i o na n ds e tu pt h et e s tp l a t f o r m k e y w o r d s ：d e s i g nf o rt e s t , s c a n ，a d a p t i v es c a n ，m e m o r yb u i l t - i ns e l f - t e s t , t e s t v i 缩略词表 v l s i d f t b i s t m b i s t a t p g a r e s t i l e p a m a c 缩略词表 v e r yl a r g es c a l ei n t e g r a t e d d e s i g nf o r t e s t b u i l t i ns e l f - t e s t m e m o r yb u i l di ns e l f t e s t a u t ot e s tp a t t e r ng e n e r a t i o n a u t o m a t i ct e s te q u i p m e n t s t a n d a r dt e s ti n t e r f a c el a n g u a g e e t h e r n e tf o rp l a n ta u t o m a t i o n m e d i aa c c e s sc o n t r o l l e r 深亚微米集成 可测试性设计 内建自测试 存储器内建自测试 自动测试矢量生成 自动化测试设备 标准测试接口语言 以太网自动化平台 介质访问控制器 v h d l v e r y - h i 曲- s p e e di n t e g r a t e dc i r c u i th a r d w a r ed e s c r i p t i o nl a n g u a g e 超高 速集成电路硬件描述语言 r t l r e g i s t e rt r a n s f e rl e v e l寄存器传输级 v e r i l o gd p vv e r i l o gd i r e c tp a t t e r nv a l i d a t i o nv e r i l o g 测试矢量直接验证 c r c c y c l i cr e d u n d a n c yc h e c k 循环冗余校验码 d r c d e s i g nr u l ec h e c k 设计规则检查 s r a ms t a t i cr a n d o ma c c e s sm e m o r y静态存储器 s p s i n g l e p o r t 单端口 d p d u a l p o r t 双端口 m pm u l t i p o r t多端口 f f m sf u n c t i o n a lf a u l tm o d e l s功能故障模型 m a r c hs r d + m a r c ht e s tf o rs i m p l er e a l i s t i cd e l a yf a u l t s 简单实际延时的m a r c h 算法 s f ss t a t ef a u l t s 状态故障 r d f sr e a dd e s t r u c t i v ef a u l t s i r f s t f s d r d f s d r f s i n c o r r e c tr e a df a u l t s t r a n s i t i o nf a u l t s d e c e p t i v er e a dd e s t r u c t i v ef a u l t s d a t ar e t e n t i o nf a u l t s 读破坏故障 不正确的读故障 转换故障 伪读破坏故障 数据保持故障 v i i 浙江大学硕士学位论文 v i i i r i 心s i m s u r f s n 姆s r a n d o mr e a df a u l t s u n d e f i n e d 啊t ef a u l t s u n d e f i n e dr e a df a u l t s n oa c c e s sf a u l t s 任意读故障 未定义写故障 未定义读故障 不能存取故障 浙江大学研究生学位论文独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。 除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成 果，也不包含为获得逝姿盘鲎或其他教育机构的学位或证书而使用过的材料。与我一 同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。 学位做作者签名： 孔托 签字日期：p f 。年 ；月c 7 日 学位论文版权使用授权书 本学位论文作者完全了解逝姿盘茔有权保留并向国家有关部门或机构送交本 论文的复印件和磁盘，允许论文被查阅和借阅。本人授权逝姿盘堂可以将学位论文的 全部或部分内容编入有关数据库进行检索和传播，可以采用影印、缩印或扫描等复制手段 保存、汇编学位论文。 ( 保密的学位论文在解密后适用本授权书) 学位论文作者签名： 签字日期： 知l p 年 弘耗 当月 1 日 导师签名： 妇讯 签字日期：沙f 。年月7 日 致谢 致谢 感谢我的导师韩雁教授。在两年半的硕士求学期间，在学业上给了我悉心的教诲。孔 子日：其身正，不令而行；其身不正，虽令不从。韩老师作为我的导师，言传身教，不仅 教育我要有刻苦勤奋的求学精神，也传授给了我做人做事的道理，这样积极向上的人生态 度指引着我以后继续奋发图强。 感谢韩晓霞老师在我的课题上对我的指导和帮助，她丰富的经验知识使我在遇到困难 时总能迎刃而解，更感谢她在数字集成电路后端设计上的帮助，使我的芯片能顺利的流片。 感谢我本科的班主任老师沈相国高工，他的关心和帮助给予了我动力。感谢霍明旭老 师，当有问题求助于他时，他总能有办法解决。感谢微电子所的朱大中教授、丁扣宝副教 授、董树荣副教授以及郭维、孙颖、郭清和汪涛等老师在我求学期间给予我的帮助。 感谢已经毕业的陈金龙师兄，他渊博的知识和清醒的头脑让我由衷的钦佩。 感谢已经毕业的王泽师兄，芯片测试期间和他的专业讨论让我豁然开朗。 感谢与我同窗六年半的廉玉平，无论在学习还是找工作的过程中，她都给予了我很大 的帮助，她勤奋刻苦的学习态度和扎实过硬的专业水平不仅让我佩服更值得我学习。 感谢周海峰师兄、赵士恒、程维维和罗豪同学在芯片测试期间给予我的帮助。 感谢黄大海、韩成功、王亚林、杨幸和王廷宇同学，和你们同窗共读的六年半时间是 我最值得珍藏的回忆。 感谢我的男友汪斌，他背后的鼓励和支持让我对困难不再畏惧。 最后，特别要感谢我的父母亲，他们永远是我生活中最坚实的后盾和奋发向上的动力。 张艳 2 0 1 0 年0 1 月 绪论 1 1 课题背景及意义 1 绪论 v e r yl a r g es c a l ei n t e g r a t e d ( v l s i ) 路 1 - 4 是任何现代电子系统中所不可或缺的一部 分。这样的电路在一个很小的面积里实现了数以万计亿计的晶体管、二极管和其他的部分 如电容、电阻和互连线等。它的制造是一个复杂、耗时的过程并且其中的缺陷也是不可避 免的。这些缺陷或是来源于硅晶圆中的缺陷，例如杂质或是错位；或是由工艺过程中的偏 差造成，典型的工艺缺陷如导线和层间的短路或互连线的开路等。v l s i 技术的复杂性越 来越高，这种发展趋势对于芯片测试的成本和难度有极其深刻的影响。v l s i 电路的面积 和复杂度越大，则有缺陷的几率也越高。从市场的角度来看，检测一个错误芯片的成本比 芯片封装后成为系统一部分时再发生故障造成的代价要低得多。因此，任何的v l s i 制造 过程中测试都是一个很重要的方面。 v l s i 电路可以分为两个部分：组合电路( 不含寄存器) 和时序电路( 含寄存器) 。因 此，测试不同类型的电路也是有区别的。如图1 1 ( a ) 所示的组合电路块，为了检测出所有 的故障，对于输入为n 位的电路，需应用2 n 个测试矢量；而每个故障的检测则需一到两 瓣位 缝合逻辑模块 入瓣位入 ( a ) 缀合电路( b ) 时序电路 图1 - i 组合电路和时序电路 个测试矢量即可。对于图1 1 ( b ) 所示的时序电路，要检测出所有的故障，不仅取决于输入 还取决于状态寄存器的值；若输入为n 位，状态寄存器有m 个，则需应用2 n + m 个测试矢 量。因此，探寻更加简便的时序电路测试方法是非常有意义的。另外从图1 2 和图l 一3 可 知 5 ，6 】，随着s o c 的复杂度越来越高，m e m o r y 在s o c 中所占数量的增加也造成测试的 更加困难。上面所述的现状使得可测试性设计应运而生，以保证芯片系统的可靠性提高。 浙江人学硕士学位论文 1 0 0 0c o r e sb y2 0 2 0 - m p u l o g i c - m e m o r y - a n a l o g r f h ss e r i a i s o cc o m p l e x i t y 图1 - 2s o c 集成度 i ：3 a r e a 竺g i c徽 翻a r e am e m o r y i 磊 2 0 0 42 0 0 5 2 0 0 62 0 0 7 2 0 0 82 0 2 0 1 22 0 1 52 0 1 8 f i g u r e1 1 ：t h ef u t u r eo fe m b e d d e dm e m o r y ( i t r s2 0 0 5 1 】) 图1 - 3 嵌入式m e m o r y 的发展趋势 如果电路中不加可测试性设计，在产品正式使用之前就很难发现设计缺陷，而且工作 中出现的故障也很难诊断和定位。采用优良的可测试性设计可以增加系统的可测试性，提 高产品质量，并减少产品投放市场的时间及测试费用。 1 2 可测试性设计位于数字集成电路流程中的位置 如图1 - 4 所示，v l s i 电路设计流程可划分为三个主要步骤：系统定义( s p e c i f i c a t i o n ) 、 实现( i m p l e m e n t a t i o n ) 和制造( m a n u f a c t u r i n g ) 7 。 s p e c i f i c a t i o n 步骤定义了v l s i 电路的功能。可在行为级或寄存器级用硬件描述语言来 实现，如v h d l ( v e r y - h i g h - s p e e di n t e g r a t e dc i r c u i th a r d w a r ed e s c r i p t i o nl a n g u a g e ) v e r i l o g 语言。 i m p l e m e n t a t i o n 步骤则根据s p e c i f i c a t i o n 中的功能产生一个包含所有晶体管的结构型网 表。根据设计方法学，i m p l e m e n t a t i o n 过程可以全定制也可以半定制。在设计中，可以利 2 1ka_o-c；o暑 绪论 用c a d ( c o m p u t e r - a i d e dd e s i g n ) _ t - 具或e d a ( e l e c t r o n i cd e s i g na u t o m a t i o n ) x - 具。c a d 或 e d a 工具根据硬件描述语言描述的s p e c i f i c a t i o n ，翻译成工具内部可理解的形式，然后优 化成网表，再之后把电路映射成物理逻辑门，布局布线时将逻辑门相连接形成版图。 验谖 动态仿真、静态时摩分 析、形式骏涯 洌试 a t e ，结搦纯扫描溅试、 内建园测试 图1 _ 4 v l s i 电路设计流程 m a n u f a c t u r i n g 是v l s i 设计流程中的最后一个步骤，它把i m p l e m e n t a t i o n 步骤中的版 图实现成为芯片。 虽然现在的工艺技术可以在一个单独的硅片中放置数以亿计的晶体管，但如此复杂的 设计也更易于产生故障。因此，为了增加最终成品的可靠性，在上面的设计流程中需要增 加两个过程：验i l l ( v e r i f i c a t i o n ) 和测试( t e s t i n g ) 。 验i 正( v e r i f i c a t i o n ) 过程把i m p l e m e n t a t i o n 后的结果与s p e c i f i c a t i o n 时的定义相比较。如 果验证过程中检测出不匹配，则需要更改i m p l e m e n t a t i o n 过程以使匹配更接近。验证的过 程使用动态穷尽仿真，但对于复杂的设计来说，全部情况都仿真到是不太可能的，所以 v l s i 验证学作为新的热点也受到了越来越广泛的关注与研究。 测试( t e s t i n g ) 贝i 是通过检测每个制造出来的芯片以确保所有的功能都被正确的实现。 测试是非常重要的过程，通过测试可以剔除制造工艺过程中各种可能故障造成的不良产 品。v l s i 电路中常见的故障类型有：颗粒( 可造成两条线的桥接) 、不正确的开路，错误 的注入剂量、不对齐、刻蚀过程造成的洞穴、薄的氧化层和污染。这些故障造成电路的错 误行为，可通过参数测试或逻辑测试检测出来。参数化的测试包含测量电路静止状态下的 浙江人学硕上学位论文 电流。随着半导体工艺制程技术的不断进步，漏电流也不断增大，这使得参数化的测试不 再实用。逻辑测试是在逻辑级别模型化故障，故障行为通过电路的基本输出来测量。逻辑 测试的最基本故障模型是固定故障模型、桥接故障模型、开路故障模型和时间相关的故障 模型例如门延时故障模型和路径延时故障模型。上述中最通用的为固定故障模型，它假定 逻辑门网表中的某一节点固定为逻辑值1 或者0 。本论文中的模型均为固定故障模型 对图1 4 中的v l s i 电路设计流程再进行细化，即可得到图1 5 所示的数字集成电路设计 的流程图。从图l 一5 可以看到可测试性设计过程的最优解决方案是与综合过程相融合，而 s y n o p s y s 公司的d f tc o m p i l e 和t e 仃a m a x 工具最优化的实现了这个过程【8 】。 图1 - 5 数字集成电路设计流程 d f t c o m p i l e 是s y n o p s y s 公司先进的测试综合方案。d f tc o m p i l e 将d f t ( d e s i g nf o r t e s t ) 设计放在综合流程中，使得原功能、时序、信号完整性以及功耗都不会被影响到。 d f t c o m p i l e r 既包括了一次性通过的测试综合，也包括了从r t l ( r e g i s t e rt r a n s f e rl e v e l ) 寄存器传输级到g a t e 门级的d f t 设计规则检查( d r c ) ，以及自动设计规则违反的监视能 力。d f tc o m p i l e r 还具有完整的集成特性，包括从物理编译( p h y s i c a lc o m p i l e r ) 至0 物理优 化实现。d f tc o m p i l e r 能使设计人员在设计周期的早期快速和精确地报告出设计的可测性 4 绪论 和任何测试故障的分析。d f tc o m p i l e r 还能帮助设计人员实现他们可测性设计的目标，而 不需要昂贵的设计反复。d f t 设计规则检查能使设计人员建立友好测试的r t l 级设计代 码，然后很容易地综合到一次性通过测试综合的环境里。在物理编译( p h y s i c a lc o m p i l e r ) 环境里可测试性设计的集成可以预测时序的结果，并能达到物理优化扫描设计的目标。它 所具有的优势主要体现在以下几点： 1 、在综合流程中通过d f t 实现缩短了整个设计周期； 2 、在设计早期对r t l 级可测性的计算提高了设计效率； 3 、除去了后端设计不可预测的毛病； 4 、随着对实现的时序、功耗和信号完整性结果的预测大大降低了设计的反复和进度 风险。 t e t r a m a x a t p g 自动生成高质量的生产测试向量，具有业界领先的性能，支持大容 量的设计且易于使用。t e 仃a m a x 为d f t 工程师提供了一系列强大的功能，包括完全的芯 片测试规则检查、测试向量生成、分析、故障仿真和失效诊断。这些功能都被整合到一个 强大的图形用户界面中，当然也提供命令行方式，同时还有完善的在线帮助。t e t r a m a x 可支持多种设计风格和测试方法，包括多时钟电路、门控时钟电路、内部三态总线、内嵌 存储器、无扫描逻辑和其他复杂的设计风格。t e 仃a m a x 高效和完善的测试能力以及易用 性使得d f t 工程师在面对那些大型的富有挑战性的设计时也能迅速创建高效紧凑的测试 方案。 图1 - 6 给出了利用外部设备a u t o m a t i ct e s te q u i p m e n t ( a t e ) 进行测试的三个基本组成部 分：c i r c u i tu n d e r t e s t ( c u t ) 被测器件、a t e 和a t e 内存。c u t 可以是裸片也可以是封装 后的器件，可以由很复杂的s o c 构成，集成不同类型的实体例如数字i p 、嵌入式处理器、 存储器单元和模拟接口等。 浙江大学硕上学位论文 图1 - 6 a t e 外部测试的基本组成 a t e 包含控制器、时序生成器、电源模块和格式化器。控制器是一台计算机以控制测 试流程，同时和其他a t e 模块通信以决定c u t 有无故障。时序生成器定义c u t 每一个 管脚所需的时钟边沿。格式化器扩展测试矢量的时序和格式信息。电源模块提供给c u t 电源同时精确测试电流和电压。 a t e 内存包含提供给c u t 的测试矢量和在无故障时的预测响应( 用于和测试过程中 的实际响应相比较) 。测试矢量由a u t o m a t i c t e s t p a t t e r ng e n e r a t i o n ( a t p g ) 法获得，a t p g 算法包含随机算法和确定性算法。随机a t p g 算法随机的产生测试矢量，它的测试效能可 通过故障仿真后的故障覆盖率来评定。确定性a t p g 算法则针对具体的故障列表来产生测 试矢量，因而测试矢量长度较短，效率也更高；但因为电路内部的一些节点具有非常低的 可控性和可观察性，使得其缺点也很显著，即产生这些测试矢量需要花费较长的时间，对 于时序电路这个问题变得更加严重。随着芯片上晶体管数量急剧增加，而i o 数量却有限 的增加，使得上面的问题更加突出。 d f t 就是为了改善电路的可测性而形成的一门学科，它通过增加一些硬件电路，使得 电路内部节点的可控性和可观察性变强。d f t 电路使得测试应用时间变短、故障覆盖率更 高和更加容易的进行自动测试矢量生成。对于组合电路来说，已经有非常成熟的测试矢量 生成算法来检测电路中的故障，因而无需增加d f t 电路。而对于时序电路来说，最通用 的d f t 方法是扫描方法，它把内部的时序单元改成特定的扫描单元然后再把所有的扫描 单元串成扫描链。通过增加一个扫描模式端口，使得在扫描状态下，所有的扫描单元的输 入来源于上一个扫描单元而非电路中的组合部分。d f t 扫描设计可分为全扫描和部分扫 6 绪论 描。全扫描设计的最大优势是所有的时序单元被替换成扫描单元，从而简化了a t p g 过程。 而部分扫描设计则选取一部分时序单元进行替换，这样使得d f t 所增加的面积较少，但 a t p g 过程的复杂度却增加。扫描设计使得测试应用策略改变，组合电路和非扫描时序电 路中的测试矢量应在每一个时钟周期施加，而扫描电路中的测试矢量则在每一个扫描周期 施加。在每个扫描周期中，所需要的时钟周期数为移位扫描链中所有扫描寄存器的数量， 再加上一个时钟周期来加载电路基本输入。 1 3 本论文的主要工作 本论文对数字集成电路可测试性设计进行了研究，并将可测试性设计方法应用于 m a c 和e p a 两款芯片的设计中。研究了时序电路的扫描设计方案以及时序电路规模越来 越大时的白适应扫描压缩的解决方案，结合具体的m a c 和e p a 芯片设计进行了详细的阐 述。当芯片中内嵌的存储器数量急剧增加时，存储器的内建自测试越来越显现了它的优势， 本文中探讨了单端口和双端口存储器内建自测试的区别，给出了单端口和双端口存储器内 建自测试的测试策略，并针对m a c 和e p a 芯片中的存储器进行了内建自测试设计。最后， 本文详细介绍了增加了可测试性设计后的芯片的测试方案和测试结果。 1 4 论文的组织结构 本文的具体章节安排如下： 第一章绪论内容主要涵盖了本课题的背景、研究意义及本论文的主要工作。第二章首 先介绍了本论文的应用对象e p a 和m a c 两款芯片，然后分别就采用的扫描设计方法进行 了探究。第三章主要对单双端口存储器的内建自测试方法进行了研究，并针对具体实例进 行了应用分析。第四章主要介绍了样片的测试方法，并介绍了测试结果及其分析。最后第 五章对本论文进行了总结，并对未来可继续进行的研究工作做了展望。 7 m a c 和e p a 芯片的扫描测试方案 2m a c 和e p a 芯片的扫描测试方案 集成电路可测试性设计技术指在芯片的设计阶段设计者就开始统筹考虑流片完成以 后的测试需要，使得设计出的电路具有高可测试性，既满足测试质量的要求，又降低测试 成本。在可测试性设计的众多方法中，结构型测试作为降低测试成本的一个重要方法在实 践中被广泛采用。结构型测试针对具体故障模型，如固定型故障( s t u c k a tf a u l t s ，s a f ) 、 时延故障( d e l a yf a u l t s ，d f ) 等，采用自动测试矢量生成程序( a u t o m a t i ct e s tp a t t e r n g e n e r a t i o n , a t p g ) 来产生高故障覆盖率的测试向量。这些向量通过a t e 或者d f t 测试仪 施加到芯片的管脚上完成测试。目前比较成熟的结构型测试技术主要有扫描设计( s c a n d e s i g n ) 、内建自测试( m e m o r yb u i l t i ns e l f - t e s t ，b i s t ) 和针对i o 的边界扫描设计( b o u n d a r y s c a n ) 等，并且也都得到广泛的应用。 在1 2 节中已提到目前在业界最普遍使用的自动化工具为s y n o p s y s 公司的d f t c o m p i l e 和自动测试矢量生成工具t e t r a m a x ，它们对扫描设计给出了良好的解决方案。 为了对数字集成电路中扫描设计做深入的研究，本章将以两款芯片为对象，做具体的分析。 2 1 芯片介绍 2 1 1m a c 芯片 本论文中选取的以太网m a c 控制器芯片支持1 0 1 0 0 m b p s 自适应模式 9 】，以满足2 1 2 小节中所述e p a 芯片的使用要求。在以太网中，每台计算机都能独立运行并接入共享介 质，不存在中心节点。要发送数据时，工作站首先监听信道。如果信道空闲，则可以用数 据帧或者数据包格式传输数据。每帧传输完毕之后，各工作站继续公平竞争下一帧的传输 机会。当数据帧发送到共享信道后，所有以太网接口查看其目标地址。若以太网接口发现 帧目标地址与其地址相匹配，就把此数据帧全部接收读取，之后转发给上层用户。 本文所述m a c 控制器芯片具有如下特点： 1 、既支持i e e e 8 0 2 3 ，同时也支持以太网标准； 2 、支持全双工和半双工模式，可自适应1 0 1 0 0 m b p s 的传输速率； 3 、全双工模式下支持流量控制和控制帧，半双工模式支持c s m a c a 协议； 4 、按照i s a 总线的时序要求与上层进行通信； 5 、支持m i i ( m e d i ai n d e p e n d e n ti n t e r f a c e ) 接口与p h y 层通信； o 浙江大学硕上学位论文 6 、生成c r c ( c y c l i cr e d u n d a n c yc h e c k ) 循环冗余校验码，可接收位错误检测； 7 、发送时加载前导码，接收时删除前导码；支持短帧并对其填充，以满足以太网最 小帧要求。 图2 1 为m a c 芯片框图，包含五个模块，功能为： h o s t 接口：满足i s a 总线时序要求，与e p a 芯片进行数据传输，配置或读取寄存器； t xe t h e m e tm a c ：完成数据帧的发送，把h o s t 提供的8 位或1 6 位数据转成半字节流， 同时进行载波监听和碰撞检测，支持退避算法； r xe t h e m e tm a c ：完成数据帧的接收，把物理层接收到半字节流转成8 位或1 6 位传 输给上层h o s t ，接收时进行c r c 检测； m a cc o n t r o lm o d u l e ：实现全双工模式下流量控制，检测控制帧和产生控制帧，并与 发送和接收模块相通信； m i im a n a g e m e n tm o d u l e ：控制物理层芯片同时从物理层收集状态信息。 e l h e r n a tc o 瞎 m a c t 踟协 l l ll s 棚t m l “垮e t l 姻m e ll r tp丫 i 、f j 日g 自叠m a c l 一“。 北f 4l 拶 a l jl 一 l ”t l 螂“硝t纠叠m 笆警确l h o s t 一| t r 二磊豹l l n “挲f 矗e s a 露墟 f r 铭j s 钯玛 i e t h e r n e t c o n f i g u r e l ”e i m p h y f p a r x f h 稍w _ lq喇r xe t h e r n e t r i n t e r f a c e d 人c c m ，觚萄 d b 。 ! t 撕划。鬟坠一 j a 0 n 尉 i i d i 并c | i i一 m t d u l e 图2 1m a c 芯片框图 在s m i co 1 8 u m 工艺下使用s y n o p s y s 公司的d e s i g nc o m p i l e r 对m a c 芯片源代码进 行综合，m a c 芯片源代码来源于开源网站h t t p ：w w w o p e n c o r e s o r g 。综合后的结果显示面 积约为2 9 9 万门。芯片中共包含3 个存储器，其中1 个为双端口的s r a m ，另外两个为 双端口的r e g i s t e rf i l e 。芯片中共计有3 个时钟，h o s t 提供的1 个时钟h o s t _ e l k 支持1 0m h z 、 2 0m h z 、4 0m h z 和5 0m h z ；物理层芯片提供的2 个时钟m r xc l k 和m t x l k 均支持2 5m h z l o m a c 和e p a 芯片的扫描测试方案 和2 5m h z 。其时钟域分布如图2 - 2 所示。 图2 - 2 m a c 芯片时钟域分布 2 1 2e p a 芯片 e t h e m e tf o rp l a n ta u t o m a t i o n ( e p a ) 1 0 1 2 】由浙江大学、浙江中控技术有限公司、中国 科学院沈阳自动化研究所、重庆邮电学院、清华大学、大连理工大学、上海工业自动化仪 表研究所、机械工业仪器仪表综合技术经济研究所、北京华控技术有限责任公司等单位联 合成立的标准起草工作组，经过3 年多技术攻关，提出的基于工业以太网的实时通信控制 系统解决方案。 e p a 标准已被列入现场总线国际标准i e c 6 1 1 5 8 ( 第四版) 中的第十四类型，并列为与 i e c 6 1 1 5 8 相配套的实时以太网应用行规国际标准i e c 6 1 7 8 4 2 中的第十四应用行规簇 ( c o m m o np r o f i l ef a m i l y14 。c p f14 ) 。该协议中定义了c o m m u n i c a t i o ns c h e d u l i n g m a n a g e m e n t e n t i t y ( c s m e ) 算法以增强实时性，还包括用于工业设备间通信的应用层协议。 若能将应用层以下那些较固定的协议固化到硬件的芯片中，随着应用环境改变的应用层协 议则用软件的方式内嵌在c p u 核中，则可以增强符合e p a 协议的设备的通用性，减少用 户反复开发底层功能的成本，对推广我国在工控领域首个国际标准起到重要的作用。 在浙江大学硕士论文( ( e p a 控制芯片的设计 1 3 中详细介绍了e p a 协议专用控制芯 片的系统级设计、各模块的逻辑设计与仿真验证、f p g a 验证和芯片测试及结果分析。e p a 浙江大学硕上学位论文 协议专用控制芯片完成了协议中控制层( 或称为应用层、用户层) 以下、物理层以上的功 能，包括：网络层u d p 协议、传输层i p 协议( 包括a r p 和i c m p 协议) 、通信调度的c s m e 算法和分布式系统中时间同步协议p t p ( p r e c i s e t i m ep r o t o c o l ，i e e e l 5 8 8 ) 。其中p t p 协议 是基于u d p 协议提供时间同步的一种特殊应用层协议。使用x i l i n xs p a r t a n 3x c 3 s 1 5 0 0 的 f p g a 验证结果 1 4 ，1 5 】，时钟同步的标准偏差为1 6 0 n s ，从时钟相对主时钟的时间偏差平 均值为5 0 n s 。 图2 3 为e p a 芯片的框图架构，各模块功能分别为： h o s t l f 模块