verilog考卷.doc

1. 下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（ A ）(A) 开关级 (B)门电路级 (C) 体系结构级 (D) 寄存器传输级2.在verilog中，下列语句哪个不是分支语句？（ D ）(A) if-else(B) case(C) casez(D) repeat3下列哪些Verilog的基本门级元件是多输出（ D ）(A) nand(B) nor(C) and(D) not4Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（ B ）(A) supply(B) strong(C) pull(D) weak5.元件实例语句“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl);”中截至延迟的典型值为（ B ）(A) 1(B) 2(C) 3(D) 46已知 “a =1b1; b=3b001;”那么a,b（ C ）(A) 4b0011(B) 3b001(C) 4b1001(D) 3b1017.根据调用子模块的不同抽象级别，模块的结构描述可以分为（ABC ）(A) 模块级 (B)门级 (C) 开关级 (D) 寄存器级8在verilog语言中，a=4b1011，那么 &a=（D ）(A) 4b1011(B) 4b1111(C) 1b1(D) 1b09在verilog语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。(A) 8(B) 16(C) 32(D)64 1Verilog HDL语言进行电路设计方法有哪几种（8分）1、自上而下的设计方法（Top-Down）2、自下而上的设计方法（Bottom-Up）3、综合设计的方法2specparam语句和parameter语句在参数说明方面不同之处是什么（8分）。1、specparam语句只能在延时的格式说明块（specify块）中出现，而parameter语句则不能在延时说明块内出现2、由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数则可以是任何数据类型的参数3、由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义的参数则可以在模块内（该parameter语句之后）的任何位置说明程序设计（4题，共50分）1. 试用verilog语言产生如下图所示的测试信号（12分）module signal_gen9(clk,in1,in2);output in1,in2,clk;reg in1,in2,clk;initial begin in1=0； in2=1; clk=0; endinitial begin #15 in1=1 ； #10 in1=0; #5 in1=1; #10 in1=0; endinitial begin #5 in2=0; #5 in2=1; #25 in2=0; endalways begin #5 clk=clk; endendmodule2试用verilog语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路（12分）module MUX4x1(Z,D0,D1,D2,D3,S0,S1);output Z;inout D0,D1,D2,D3,S0,S1;and u0 (T0, D0, S0bar, S1bar) , u1（T1, D1, S0bar, S1), u2 (T2, D2, S0, S1bar), u3 (T3, D3, S0, S1) ,not u4 (S0bar, S0), u5 (S1bar, S1);or u6 (Z, T0, T1, T2, T3);endmodule3. 试用verilog语言描述：图示为一个4位移位寄存器，是由四个D触发器（分别设为U1，U2，U3，U4）构成的。其中seri_in是这个移位寄存器的串行输入；clk为移位时脉冲输入；clr为清零控制信号输入；Q1Q3则为移位寄存器的并行输出。（14分）module d_flop(q,d,clr,clk); output q; input d,clr,clk; reg q; always (clr) if(!clr) assign q=0; else deassign q; always (negedge clk) q=d;endmodulemodule shifter(seri_in,clk,clrb,Q); input seri_in,clk,clrb; output3:0 Q; d_flop U1(Q0,seri_in,clrb,clk), U2(Q1,Q0,clrb,clk), U3(Q2,Q1,clrb,clk), u4(Q3,Q2,clrb,clk); endmodule一、术语解释（写出下列术语中、英文全称）（每小题3分，总计15分） 1、SOC 系统芯片或片上系统 System On a Chip 2、CPLD 复杂可编程器件 Complex Programmable Logic Device3、HDL 硬件描述语言 Hardware Describe Language4、LUT 查找表 LUT，Look Up Table5、IP Core 知识产权核或知识产权模块 Intellectual Property Core二、填空题（本大题共15空，每空2分，总计30分）1. FPGACPLD设计输入 图形 输入 、 HDL文本 输入，后这适合大规模的电路设计，有很好的可移植性，可读性强易于交流。2. EDA仿真分为： 功能仿真 ，又称前仿真、系统级仿真或行为仿真，用于验证 系统的功能 ； 时序仿真 ，又称后仿真、电路级仿真，用于验证 系统的时序特性、系统性能 。仿真是系统验证的主要手段，是整个电子设计过程中花费时间最多的环节。3. 通常，将对CPLD 的下载称为 编程(Program) ，对FPGA中的SRAM进行直接下载的方式称为 配置(Configure) 。4. 写出右图示F0，F1的表达式。F0 = F1 =5. 一个大型的组合电路总延时为100ns，采用流水线将它分两个较小的组合电路，理论最高工作频率可达 20 MHz。6.在以下的表达式或语句中选出正确的并将其番号填在空格处。 4b 1001 b b0101= 4b 1100 ； 33b 101 = 9b 101 101 101 ；7.Verilog HDL建模的方式有：数据流描述方式、行为描述方式、结构化描述方式。三、简答题（本大题共4小题，每小题5分，总计20分） 1、试比较电子系统传统设计方法和采用EDA技术设计方法的区别?答：传统方法采用的是从下至上设计方法，使用的是通用逻辑元、器件，只能在系统硬件设计的后期进行仿真和调试，它的主要设计文件是电原理图；（2分）EDA方法采用的是自上至下设计方法，使用的可编程逻辑器件，在.系统设计的早期即可进行仿真和修改，它有多种设计文件，发展趋势以 HDL描述文件为主，能显著降低硬件电路设计难度。（3分） 2、简述CPLD及FPGA各自特点？答： CPLD是基于乘积项的可编程结构，即可编程的与阵列和固定的或阵列组成；（1分）而FPGA使用的是可编程的查找表（Look Up Table, LUT）, 且大部分FPGA采用的是基于SRAM的查找表逻辑形成结构。（1分）器件规模FPGA远大于CPLD。（1分）FPGA更适合时序电路的设计。（1分）CPLD更适合组合电路的设计。3、EAB结构特点及实现的主要功能？答：EAB结构特点：嵌入式阵列块（EAB）是FPGA器件内专门用来存储配置数据的结构, 是由一系列的嵌入式RAM单元构成；每个EBA是一个独立的结构, 它具有共同的输入、互连与控制信号；EAB实现的主要功能：EBA可以非常方便地实现一些规模不太大的RAM、ROM、FIFO或双口RAM等功能块的构造；而当EAB用来实现计数器、地址译码器、状态机、乘法器、微控制器以及DSP等复杂逻辑时，每个EAB可以贡献100到600个等效门；EAB可以单独使用，也可组合起来使用。（3分）4、定义时间单位为1ns，依次执行后面的阻塞性过程赋值表达式：initial begin #1 clr=1；#3 clr=0；#5 clr=1；end画出此时clr的波形图；如果用非阻塞性赋过程值，请画出对应clr的波形图。4ns101x3ns1ns1ns5ns 答：-3分3ns101x1ns5ns9ns -2分四、利用MAX+PULSII提供的LPM函数用HDL语言设计一个加数、被加数都为8位的无符号运算的加法器。（10分）cot进位被加数和a8:0b8:0c8:0加数解：module myadder(a, b, c, cot); -1分input 8:0a,b; -1分 output 8:0c； output cot; -2分 LPM_ADD_SUB Adder8 (.dataa(a) ,.datab(b), .result(c),.cout(cot); -2分Adder8.LPM_REPRESENTATION=UNSIGNED; -1.5分 defparam adder8.LPM_WIDTH=8; -1.5分 endmodule -1分五、设计一个带使能的三八译码器，使能信号en为高电平时真值表如下，en为低电平时输出数据8b 1111 1111。（12分）使能信号en为高电平时真值表 d2:0输入 y7:0输出 d2:0输入 y7:0输出 3b 000 8b 1111 1110 3b 100 8b 1110 1111 3b 001 8b 1111 1101 3b 101 8b 1101 1111 3b 010 8b 1111 1011 3b 110 8b 1011 1111 3b 011 8b 1111 0111 3b 111 8b 0111 1111解：module three-eight(d,en,y); -1分 input 2:0d; input en; -1分 output 7:0y; reg 7:0y; -1分 always (d or en ) -1分 if (en=1) / 或写为if(en) -1分 case ( d) -1分 3b000: y=8b1111 1110; 3b001: y=8b1111 1101; 3b010: y=8b1111 1011; 3b011: y=8b1111 0111;3b100: y=8b1110 1111; 3b101: y=8b1101 1111; 3b110: y=8b1011 1111; 3b111: y=8b0111 1111; -4分 endcase else y=8b 1111 1111; -1分 endmodule-1分六、设计一个有清零、使能、装载功能的四位十进制减1计数器。清零低有效，使能、装载高有效。装载信号有效时将4b 1001装入计数器。功能优先级为清零装载使能。（13分）解：module DownCouter(clk, clr, en, load, q); -1分 input clk,clr,en,load; output 3:0q; reg 3:0q; -2分 always (posedge clk) if (clr=0) -1分 q3:0= 4b0000; else if (load=1) -2分 q3:0=4b1001; else if (en=1) -2分 begin if (q3:0 =4b0000) -2分q3:0= 4b1001;else q3:0=q3:0-1; -2分end endmodule -1分目前常用的硬件描述语言是VerilogHDL和VHDL。EDA的技术两种设计思路：自顶向下、自顶向上ASIC：专用集成电路 ：现场可编程门阵列：复杂可编程逻辑器件：在系统编程JTAG：联合测试行动组 芯片中包含多个电路块称为宏功能块或宏单元 CPLD主要部件：宏单元、可编程连线阵列PIA和I/O控制块 大部分FPGA器件采用了（查找表）结构。 FPGA器件内部由3部分组成：可配置模块CLB、输入输出模块I/oBlock、布线通道routing channels。 CLB由函数发生器、数据选择器、触发器和信号变换电路组成。布线通道用来提供高速可靠的内部连线 常用的可编程原件有4类：熔丝型开关、反熔丝型开关、浮栅编程元件、基于SROM的编程元件。前三类为非易失性原件编程后配置数据一直会保存在器件上，SRAM为易失性原件掉电后数据会丢失。熔丝和反熔丝只能写一次数据、浮栅编程元件、SROM的编程元件可以重复多次数据写入。