2015上半年EDA试卷产业班.doc

1 注 1 教师命题时题目之间留空白 2 考生不得在试题纸上答题 教师只批阅答题册正面部分 1 试 题纸 2014 年 2015 年第 二 学期 课程名称 EDA 技术及应用 适合专业年级 电子信息工程 2012 考生学号 考 生 姓 名 试卷类型 A 卷 考试方式 开卷 闭卷 注意 答题在试卷上有效 答题在其他地方无效 一 填空 20 1 分 20 分 1 SIGNAL D1 D2 INTEGER RANGE 0 TO 255 D1 8 377 D2 16 A E3 2 在 VHDL 中 数据对象有 3 类 即 和 3 在 VHDL 语法规则中 变量是一个局部量 只能在 和 中使 用 变量 将信息带出对它作出定义的当前结构 它的赋值是 延 时行为的 4 VHDL 中的数据类型有四大类 和文件类型 5 STD LOGIC 定义了 9 种值 其中 表示 Z 表示 6 在 CASE 语句中 如果条件据中未能覆盖所有条件选择 则必须在末尾加上 语句 7 在元件例化中 对应连接的表述方法有 2 种 即 和 8 过程的参数表中可以用 和 定义参数的工作模式 二 简答 20 分 1 简要阐述在 VHDL 中的仿真延时 2 阐述 RETURN 语句 3 阐述 VHDL 的端口模式 4 阐述 VHDL 中的进程 三 读程序并写出逻辑功能 5 分 1 程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY ENCODER IS PORT IN1 IN STD LOGIC VECTOR 7 DOWNTO 0 2 注 1 教师命题时题目之间留空白 2 考生不得在试题纸上答题 教师只批阅答题册正面部分 2 OUT1 OUT STD LOGIC VECTOR 2 DOWNTO 0 END ENCODER ARCHITECTURE ART3 OF ENCODER IS BEGIN PROCESS IN1 BEGIN IF IN1 7 1 THEN OUT1 111 ELSIF IN1 6 1 THEN OUT1 110 ELSIF IN1 5 1 THEN OUT1 101 ELSIF IN1 4 1 THEN OUT1 100 ELSIF IN1 3 1 THEN OUT1 011 ELSIF IN1 2 1 THEN OUT1 010 ELSIF IN1 1 1 THEN OUT1 001 ELSIF IN1 0 1 THEN OUT1 000 ELSE OUT1 XXX END IF END PROCESS END ART3 2 程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY XXX1 IS PORT INP IN STD LOGIC VECTOR 3 DOWNTO 0 A B IN STD LOGIC Y OUT STD LOGIC END XXX1 ARCHITECTURE ART OF XXX1 IS SIGNAL XX STD LOGIC VECTOR 1 DOWNTO 0 BEGIN XX B USE IEEE STD LOGIC 1164 ALL ENTITY EXAMPLE IS PORT A B C IN BOOLEAN Y OUT BOOLEAN END ENTITY EXAMPLE ARCHITECTURE ART OF EXAMPLE IS BEGIN PROCESS A B C IS VARIABLE N BOOLEAN BEGIN IF A THEN N B ELSE N C END IF Y N END PROCESS END ARCHITECTURE ART 四 判断下面程序和标识符中是否有错误 若有则指出错误所在 并改正 15 分 1 程序改错 10 分 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL USE IEEE STD LOGIC ARITH ALL ENTITY MULT1 IS PORT CLK IN STD LOGIC 11 DOWNTO 0 MA IN STD LOGIC VECTOR 11 DOWNTO 0 MC OUT STD LOGIC VECTOR 23 DOWNTO 0 END XXXX ARCHITECTURE RTL OF MULT1 IS VARIABLE TA STD LOGIC VECTOR 11 DOWNTO 0 CONSTANT TB STD LOGIC VECTOR 11 DOWNTO 0 100110111001 BEGIN PROCESS CLK BEGIN WAIT UNTIL CLK 1 TA MA MC TA TB 4 注 1 教师命题时题目之间留空白 2 考生不得在试题纸上答题 教师只批阅答题册正面部分 4 END PROCESS END MULT1 2 判断下列标识符是否正确 若有则指出错误所在 并改正 5 分 8 078 RETURN 01 74LS00 LOOP 16 00A E3 五 程序设计题 30 分 1 用 VHDL 或者 VERILOG 语言编写出一