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文档简介

实验三 加法器的设计与仿真一、实验内容1用VHDL语言设计全加器；2利用设计的全加器组成串行加法器；3用VHDL语言设计并行加法器。二、1全加器a.用途：实现一位全加操作b.逻辑图：c.真值表XYCINSCOUT0000000110010100110110010101011100111111d. VHDL程序 library ieee;use ieee.std_logic_1164.all;entity f_adder isport(x,y,cin:in std_logic;s,cout :out std_logic);end entity f_adder;architecture bhv of f_adder isbegins=x xor y xor cin;couta(0), b=b(0),cin=c0,s=s(0),co=carry (1); u2 : adder PORT MAP (a=a(1), b=b(1),cin=carry(1),s=s(1),co=carry (2); u3 : adder PORT MAP (a=a(2), b=b(2),cin=carry(2),s=s(2),co=carry (3); u4 : adder PORT MAP (a=a(3),b=b(3),cin=carry(3),s=s(3),co=c4); END arc2; c. 波形图374283：4位先行进位全加器（4-Bit Full Adder）a.逻辑框图b.逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：A1/A3对应的列取值相同，结果和值1/3对应的运算是1=A1+B1和3=A3+B3。请自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。c.VHDL描述：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity xianxing is port( cin: in std_logic; a,b: in std_logic_vector(3 downto 0); s: out std_logic_vector(3 downto 0); cout: out std_logic ); end xianxing; architecture bhv of xianxing is signal x,y,z:std_logic_vector(4 downto 0); begin x=0 & a(3 downto 0); y=0 & b(3 downto 0); z=x + y +
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