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EDA 技术与项目训练 选择题 1 一个项目的输入输出端口是定义在A A 实体中B 结构体中C 任何位置D 进程体 2 描述项目具有逻辑功能的是B A 实体B 结构体C 配置D 进程 3 关键字 ARCHITECTURE 定义的是A A 结构体B 进程C 实体D 配置 4 MAXPLUSII 中编译 VHDL 源程序时要求C A 文件名和实体可不同名 B 文件名和实体名无关C 文件名和实体名要相同D 不确定 5 1987 标准的 VHDL 语言对大小写是D A 敏感的B 只能用小写C 只能用大写D 不敏感 6 关于 1987 标准的 VHDL 语言中 标识符描述正确的是A A 必须以英文字母开头B 可以使用汉字开头C 可以使用数字开头 D 任何字符都可以 7 关于 1987 标准的 VHDL 语言中 标识符描述正确的是B A 下划线可以连用B 下划线不能连用C 不能使用下划线D 可以使用任何字符 8 符合 1987VHDL 标准的标识符是A A A 2B A 2C 2AD 22 9 符合 1987VHDL 标准的标识符是A A a 2 3B a 2C 2 2 aD 2a 10 不符合 1987VHDL 标准的标识符是C A a 1 inB a in 2C 2 aD asd 1 11 不符合 1987VHDL 标准的标识符是D A a2b2B a1b1C ad12D 50 12 VHDL 语言中变量定义的位置是D A 实体中中任何位置B 实体中特定位置C 结构体中任何位置D 结构体中特定位置 13 VHDL 语言中信号定义的位置是D A 实体中任何位置B 实体中特定位置C 结构体中任何位置 D 结构体中特定位置 14 变量是局部量可以写在B A 实体中B 进程中C 线粒体D 种子体中 15 变量和信号的描述正确的是A A 变量赋值号是 B 信号赋值号是 C 变量赋值号是 D 二者没有区别 16 变量和信号的描述正确的是B A 变量可以带出进程B 信号可以带出进程C 信号不能带出进程D 二者没有区别 17 关于 VHDL 数据类型 正确的是D A 数据类型不同不能进行运算B 数据类型相同才能进行运算 C 数据类型相同或相符就可以运算D 运算与数据类型无关 18 下面数据中属于实数的是A A 4 2B 3C 1 D 11011 19 下面数据中属于位矢量的是D A 4 2B 3C 1 D 11011 20 关于 VHDL 数据类型 正确的是 A 用户不能定义子类型B 用户可以定义子类型 C 用户可以定义任何类型的数据D 前面三个答案都是错误的 21 可以不必声明而直接引用的数据类型是C A STD LOGICB STD LOGIC VECTORC BITD 前面三个答案都是错误的 22 STD LOGIG 1164 中定义的高阻是字符D A XB xC zD Z 23 STD LOGIG 1164 中字符 H 定义的是A A 弱信号 1B 弱信号 0C 没有这个定义D 初始值 24 使用 STD LOGIG 1164 使用的数据类型时B A 可以直接调用 B 必须在库和包集合中声明 C 必须在实体中声明 D 必须在结构体中声明 25 关于转化函数正确的说法是 A 任何数据类型都可以通过转化函数相互转化B 只有特定类型的数据类型可以转化 C 任何数据类型都不能转化D 前面说法都是错误的 26 VHDL 运算符优先级的说法正确的是C A 逻辑运算的优先级最高B 关系运算的优先级最高 C 逻辑运算的优先级最低D 关系运算的优先级最低 27 VHDL 运算符优先级的说法正确的是A A NOT 的优先级最高B AND 和 NOT 属于同一个优先级 C NOT 的优先级最低D 前面的说法都是错误的 28 VHDL 运算符优先级的说法正确的是D A 括号不能改变优先级B 不能使用括号C 括号的优先级最低D 括号可以改变优先级 29 如果 a 1 b 0 则逻辑表达式 a AND b OR NOT b AND a 的值是B A 0B 1C 2D 不确定 30 关于关系运算符的说法正确的是 A 不能进行关系运算B 关系运算和数据类型无关 C 关系运算数据类型要相同D 前面的说法都错误 31 转换函数 TO BITVECTOR A 的功能是 A 将 STDLOGIC VECTOR 转换为 BIT VECTORB 将 REAL 转换为 BIT VECTOR C 将 TIME 转换为 BIT VECTORD 前面的说法都错误 32 VHDL 中顺序语句放置位置说法正确的是 A 可以放在进程语句中B 可以放在子程序中C 不能放在任意位置D 前面的说法都正确 33 不属于顺序语句的是B A IF 语句B LOOP 语句C PROCESS 语句D CASE 语句 34 正确给变量 X 赋值的语句是B A X A B B X A b C X A B D 前面的都不正确 35 EDA 的中文含义是A A 电子设计自动化B 计算机辅助计算C 计算机辅助教学D 计算机辅助制造 36 可编程逻辑器件的英文简称是 A FPGAB PLAC PALD PLD 37 现场可编程门阵列的英文简称是 A FPGAB PLAC PALD PLD 38 基于下面技术的 PLD 器件中允许编程次数最多的是 A FLASHB EEROMC SRAMD PROM 39 在 EDA 中 ISP 的中文含义是 A 网络供应商B 在系统编程C 没有特定意义D 使用编程器烧写 PLD 芯片 40 在 EDA 中 IP 的中文含义是 A 网络供应商B 在系统编程C 没有特定意义D 知识产权核 41 EPF10K20TC144 4 具有多少个管脚A A 144 个B 84 个C 15 个D 不确定 42 EPF10K20TC144 X 器件 如果 X 的值越小表示 A 器件的工作频率越小B 器件的管脚越少 C 器件的延时越小D 器件的功耗越小 43 如果 a 1 b 1 则逻辑表达式 a XOR b OR NOT b AND a 的值是A A 0B 1C 2D 不确定 44 执行下列语句后 Q 的值等于B SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2 E 1 4 0 OTHERS 1 QE 2 4 E 3 5 1 7 E 5 OTHERS E 4 A 11011011 B 00101101 C 11011001 D 00101100 45 VHDL 文本编辑中编译时出现如下的报错信息 Error VHDL syntax error signal declaration must have but found begin instead 其错误原因是A A 信号声明缺少分号 B 错将设计文件存入了根目录 并将其设定成工程 C 设计文件的文件名与实体名不一致 D 程序中缺少关键词 46 VHDL 文本编辑中编译时出现如下的报错信息 Error VHDL syntax error choice value length must match selector expression value length其错误原因是A A 表达式宽度不匹配 B 错将设计文件存入了根目录 并将其设定成工程 C 设计文件的文件名与实体名不一致 D 程序中缺少关键词 47 MAX PLUSII 的设计文件不能直接保存在B A 硬盘B 根目录C 文件夹D 工程目录 48 MAXPLUSII 是哪个公司的软件A A ALTERAB ATMELC LATTICED XILINX 49 MAXPLUSII 不支持的输入方式是D A 文本输入B 原理图输入C 波形输入D 矢量输入 50 MAXPLUSII 中原理图的后缀是B A DOCB GDFC BMPD JIF 51 在一个 VHDL 设计中 Idata 是一个信号 数据类型为 std logic vector 试指出下面那个赋 值语句是错误的 D A idata 00001111 B idata b 0000 1111 C idata X AB D idata B 21 52 在 VHDL 语言中 下列对时钟边沿检测描述中 错误的是D A if clk event and clk 1 thenB if falling edge clk then C if clk event and clk 0 thenD if clk stable and not clk 1 then 53 下面对利用原理图输入设计方法进行数字电路系统设计的描述中 那一种说法是不正确 的 A 原理图输入设计方法直观便捷 但不适合完成较大规模的电路系统设计 B 原理图输入设计方法一般是一种自底向上的设计方法 C 原理图输入设计方法无法对电路进行功能描述 D 原理图输入设计方法也可进行层次化设计 54 在一个 VHDL 设计中 idata 是一个信号 数据类型为 integer 数据范围 0 to 127 下面哪 个赋值语句是正确的 C A idata 32 B idata 16 A0 C idata set project to current fileB assign pin location chip C node enter node from SNFD file createdefault symbol 61 在EDA工具中 能将硬件描述语言转换为硬件电路的重要工具软件称为D A 仿真器B 综合器C 适配器D 下载器 62 VHDL 文本编辑中编译时出现如下的报错信息 Error Can t open VHDL WORK 其错误原因是B A 错将设计文件的后缀写成 tdf 而非 vhd B 错将设计文件存入了根目录 并将其设定成工程 C 设计文件的文件名与实体名不一致 D 程序中缺少关键词 63 在 VHDL 的 CASE 语句中 条件句中的 不是操作符号 它只相当与B作用 A IFB THENC ANDD OR 64 下面哪一条命令是 MAXPLUSII 软件中引脚锁定的命令C A file set project to current fileB node enter node from SNF C assign pin location chipD file createdefault symbol 65 下列关于信号的说法不正确的是C A 信号相当于器件内部的一个数据暂存节点 B 信号的端口模式不必定义 它的数据既可以流进 也可以流出 C 在同一进程中 对一个信号多次赋值 其结果只有第一次赋值起作用 D 信号在整个结构体内的任何地方都能适用 66 下面哪一个可以用作 VHDL 中的合法的实体名D A ORB VARIABLEC SIGNALD OUT1 67 VHDL 文本编辑中编译时出现如下的报错信息 Error Line1 File e muxfile mux21 tdf TDF syntax error 其错误原因是A A 错将设计文件的后缀写成 tdf而非 vhd B 错将设计文件存入了根目录 并将其设定成工程 C 设计文件的文件名与实体名不一致 D 程序中缺少关键词 68 下列关于变量的说法正确的是A A 变量是一个局部量 它只能在进程和子程序中使用 B 变量的赋值不是立即发生的 它需要有一个 延时 C 在进程的敏感信号表中 既可以使用信号 也可以使用变量 D 变量赋值的一般表达式为 目标变量名NULL 语句 C CASE 语句中的选择值只能出现一次 且不允许有相同的选择值的条件语句出现 D CASE 语句执行必须选中 且只能选中所列条件语句中的一条 70 VHDL 中 为目标变量赋值符号是D A B C D 71 在 VHDL 中 可以用语句D表示检测 clock 下降沿 A clock eventB clock event and clock 1 C clock 0 D clock event and clock 0 72 在 VHDL 的 FOR LOOP 语句中的循环变量是一个临时变量 属于 LOOP 语句的局部量 B事 先声明 A 必须B 不必C 其类型要D 其属性要 73 在 VHDL 中 语句 FOR I IN 0 TO 7 LOOP 定义循环次数为A次 A 8B 7C 0D 1 74 在 VHDL 中 PROCESS 结构内部是由B语句组成的 A 顺序B 顺序和并行C 并行D 任何 75 执行 MAX PLUSII 的C命令 可以对设计的电路进行仿真 A Creat Default SymbolB CompilerC SimulatorD Programmer 76 在 VHDL 中 PROCESS 本身是C语句 A 顺序B 顺序和并行C 并行D 任何 77 下面哪一个是 VHDL 中的波形编辑文件的后缀名B A gdfB scfC sysD tdf 78 在元件例化语句中 用D符号实现名称映射 将例化元件端口声明语句中的信号与 PORT MAP 中的信号名关联起来 A B C 79 在 VHDL 中 含 WAIT 语句的进程 PROCESS 的括弧中B再加敏感信号 否则则是非法的 A 可以B 不能C 必须D 有时可以 80 在 MAX PLUSII 集成环境下为图形文件产生一个元件符号的主要作用是D A 综合B 编译C 仿真D 被高层次电路设计调用 81 在 MAX PLUSII 工具软件中 完成网表提取 数据库建立 逻辑综合 逻辑分割 适配 延时 网表提取和编程文件汇编等操作 并检查设计文件是否正确的过程称为 A 编辑B 编译C 综合D 编程 82 VHDL 文本编辑中编译时出现如下的报错信息 Error VHDL Design File mux21 must contain an entity of the same name 其错误原因是C A 错将设计文件的后缀写成 tdf 而非 vhd B 错将设计文件存入了根目录 并将其设定 成工程 C 设计文件的文件名与实体名不一致 D 程序中缺少关键词 83 执行下列语句后 Q 的值等于D SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2 E 0 4 0 OTHERS 1 QE 2 4 E 3 5 1 7 E 5 OTHERS E 4 A 11011011 B 00110100 C 11011001 D 00101100 84 综合是 EDA 设计流程的关键步骤 综合就是把抽象设计层次中的一种表示转化成另一种表示 的过程 在下面对综合的描述中 是错误的 A 综合就是将电路的高级语言转化成低级的 可与 FPGA CPLD 的基本结构相映射的网表文 件 B 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为综合约束 C 综合可理解为 将软件描述与给定的硬件结构用电路网表文件表示的映射过程 并且这种 映射关系不是唯一的 D 综合是纯软件的转换过程 与器件硬件结构无关 85 关于 VHDL 中的数字 请找出以下数字中数值最小的一个 A 2 1111 1110 B 8 276 C 10 170 D 16 E E1 86 以下对于进程 PROCESS 的说法 正确的是 C A 进程之间可以通过变量进行通信B 进程内部由一组并行语句来描述进程功能 C 进程语句本身是并行语句D 一个进程可以同时描述多个时钟信号的同步时序逻辑 87 进程中的信号赋值语句 其信号更新是 A 按顺序完成 B 比变量更快完成 C 在进程的最后完成 D 以上都不对 88 关于 VHDL 中的数字 请找出以下数字中最大的一个 A 2 1111 1110 B 8 276 C 0 170 D 6 E E1 89 VHDL 语言是一种结构化设计语言 一个设计实体 电路模块 包括实体与结构体两部分 结 构体描述 A 器件外部特性 B 器件的内部功能 C 器件的综合约束 C 器件外部特性与内部功能 90 下列标识符中 B是不合法的标识符 A State0B 9moonC Not Ack 0D signal 91 在 VHDL 中 IF 语句中至少应有 1 个条件句 条件句必须由表达式构成 A BITB STD LOGICC BOOLEAND INTEGER 92 在 VHDL 中D不能将信息带出对它定义的当前设计单元 A 信号B 常量C 数据D 变量 93 在 VHDL 中 为定义的信号赋初值 应该使用 D 符号 A B C D 94 在 VHDL 中 一个设计实体可以拥有一个或多个D A 设计实体B 结构体C 输入D 输出 95 执行下列语句后 Q 的值等于A SIGNAL E STD LOGIC VECTOR 2 TO 5 SIGNAL Q STD LOGIC VECTOR 9 DOWNTO 2 E 1 4 1 OTHERS 0 QE 2 4 E 3 5 1 7 E 5 OTHERS E 4 A 11011011 B 00110100 C 11011001 D 00101100 96 在 VHDL 的 IEEE 标准库中 预定义的标准逻辑位 STD LOGIC 的数据类型中是用表示的 A 小写字母和数字B 大写字母数字C 大或小写字母和数字 D 全部是数字 97 执行 MAX PLUSII 的A命令 可以为设计电路建立一个元件符号 A create default symbolB simulatorC compilerD timing analyzer 98 在 VHDL 中 条件信号赋值语句 WHEN ELSE 属于语句 A 并行和顺序B 顺序C 并行D 不存在的 99 在 VHDL 的 IEEE 标准库中 预定义的标准逻辑数据 STD LOGIC 有C种逻辑值 A 2B 3C 9D 8 100 一个能为 VHDL 综合器接受 并能作为一个独立的设计单元的完整的 VHDL 程序成为 A 设计输入B 设计输出C 设计实体D 设计结构 一 填空题 本大题共 10 小题 每空 1 分 共 20 分 1 一般把 EDA 技术的发展分为 MOS 时代 MOS 时代和ASIC 三个阶段 2 EDA 设计流程包括设计输入 设计实现 实际设计检验和下载编程四个步骤 3 EDA 设计输入主要包括图形输入 HDL 文本输入和状态机输入 4 时序仿真是在设计输入完成之后 选择具体器件并完成布局 布线之后进行的时序关系仿真 因此又称为功能仿真 5 VHDL 的数据对象包括变量 常量和信号 它们是用来存放各种类型数据的容器 6 图形文件设计结束后一定要通过仿真 检查设计文件是否正确 7 以 EDA 方式设计实现的电路设计文件 最终可以编程下到 FPGA和 CPLD 芯片中 完成硬件 设计和验证 8 MAX PLUS 的文本文件类型是 后缀名 VHD 9 在 PC 上利用 VHDL 进行项目设计 不允许在根目录下进行 必须在根目录为设计建立一个工 程目录 10 VHDL 源程序的文件名应与实体名相同 否则无法通过编译 二 选择题 本大题共 5 小题 每小题 3 分 共 15 分 11 在 EDA 工具中 能完成在目标系统器件上布局布线软件称为 C A 仿真器B 综合器C 适配 器D 下载器 12 在执行 MAX PLUS 的 d 命令 可以精确分析设计电路输入与输出波形间的延时量 A Create default symbolB Simulator C CompilerD TimingAnalyzer 13 VHDL 常用的库是 A A IEEEB STDC WORKD PACKAGE 14 下面既是并行语句又是串行语句的是 C A 变量赋值B 信号赋值C PROCESS 语句D WHEN ELSE 语句 15 在 VHDL 中 用语句 D 表示 clock 的下降沿 A clock EVENTB clock EVENTANDclock 1 C clock 0 D clock EVENTANDclock 0 三 名词解释题 本大题共 3 题 每小题 3 分 共计 9 分 16 EDA 电子设计自动化 17 VHDL 和 FPGA 超高速硬件描述语言现场可编程门阵列 1 1 一个项目的输入输出端口是定义在 1 51 5 ACDCDACDCD 6 106 10 CCACACCACA A 实体中 B 结构体中 C 任何位置 D 进程中 2 MAXPLUS2 中编译 VHDL 源程序时要求 A 文件名和实体可以不同名 B 文件名和实体名无关 C 文件名和实体名要相同 D 不确定 3 VHDL 语言中变量定义的位置是 A 实体中中任何位置 B 实体中特定位置 C 结构体中任何位置 D 结构体中特定位置 4 可以不必声明而直接引用的数据类型是 A STD LOGIC B STD LOGIC VECTOR C BIT D ARRAY 5 MAXPLUS2 不支持的输入方式是 A文本输入 B 原理图输入 C 波形输入 D 矢量输入 6 大规模可编程器件主要有 FPGA CPLD 两类 下列对 FPGA 结构与工作原理的描述中 正确的是 A FPGA 全称为复杂可编程逻辑器件 B FPGA 是基于乘积项结构的可编程逻辑器件 C 基于 SRAM 的 FPGA 器件 在每次上电后必须进行一次配置 D 在 Altera 公司生产的器件中 MAX7000 系列属 FPGA 结构 7 下面不属于顺序语句的是 A IF 语句 B LOOP 语句 C PROCESS 语句 D CASE 语句 8 VHDL 语言是一种结构化设计语言 一个设计实体 电路模块 包括实体与结构体两部分 实 体体描述的是 A 器件外部特性 B 器件的内部功能 C 器件的综合约束 D 器件外部特性与内部功能 9 进程中的信号赋值语句 其信号更新是 A 按顺序完成 B 比变量更快完成 C 在进程的最后完成 D 都不对 10 嵌套使用 IF 语句 其综合结果可实现 A 带优先级且条件相与的逻辑电路 B 条件相或的逻辑电路 C 三态控制电路 D 双向控制 电路 一 选择题 20 分 1 下列是 EDA 技术应用时涉及的步骤 A 原理图 HDL 文本输入 B 适配 C 时序仿真 D 编程下载 E 硬件测试 F 综合 请选择合适的项构成基于 EDA 软件的 FPGA CPLD 设计流程 A F B C D E 2 PLD 的可编程主要基于 A LUT 结构或者 B 乘积项结构 请指出下列两种可编程逻辑基于的可编程结构 FPGA 基于 A CPLD 基于 B 3 在状态机的具体实现时 往往需要针对具体的器件类型来选择合适的状态机编码 对于 A FPGAB CPLD两类器件 一位热码 状态机编码方式 适合于 A 器件 顺序编码 状态机编码方式 适合于 B 器件 4 下列优化方法中那两种是速度优化方法 B D A 资源共享B 流水线C 串行化D 关键路径优化 单项选择题 5 综合是 EDA 设计流程的关键步骤 综合就是把抽象设计层次中的一种表示转化成另一种表示 的过程 在下面对综合的描述中 D 是错误的 A 综合就是将电路的高级语言转化成低级的 可与 FPGA CPLD 的基本结构相映射的网表文 件 B 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为综合约束 C 综合可理解为 将软件描述与给定的硬件结构用电路网表文件表示的映射过程 并且这种 映射关系不是唯一的 D 综合是纯软件的转换过程 与器件硬件结构无关 6 嵌套的 IF 语句 其综合结果可实现 D A 条件相与的逻辑B 条件相或的逻辑 C 条件相异或的逻辑D 三态控制电路 7 在一个 VHDL 设计中 Idata 是一个信号 数据类型为 std logic vector 试指出下面那个赋 值语句是错误的 D A idata 00001111 B idata b 0000 1111 C idata X AB D idata 10 THEN Q1 0 置零 ELSE Q1 Q1 1 加 1 END IF END IF END PROCESS Q Q1 END bhv 2 下面是一个多路选择器的 VHDL 描述 试补充完整 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY bmux IS PORT sel IN STD LOGIC A B IN STD LOGIC VECTOR 7 DOWNTO 0 Y OUT STD LOGIC VECTOR 7 DOWNTO 0 END bmux ARCHITECTURE bhv OF bmux IS BEGIN y A when sel 1 ELSE B END bhv 三 VHDL 程序改错 仔细阅读下列程序 回答问题 LIBRARY IEEE 1 USE IEEE STD LOGIC 1164 ALL 2 ENTITY LED7SEG IS 3 PORT A IN STD LOGIC VECTOR 3 DOWNTO 0 4 CLK IN STD LOGIC 5 LED7S OUT STD LOGIC VECTOR 6 DOWNTO 0 6 END LED7SEG 7 ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP STD LOGIC 9 BEGIN 10 SYNC PROCESS CLK A 11 BEGIN 12 IF CLK EVENT AND CLK 1 THEN 13 TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 0000000 四 阅读下列 VHDL 程序 画出原理图 RTL 级 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY HAD IS PORT a IN STD LOGIC b IN STD LOGIC c OUT STD LOGIC d OUT STD LOGIC END ENTITY HAD ARCHITECTURE fh1 OF HAD IS BEGIN c NOT a NAND b d 0 ELSIF CLK 1 AND CLK EVENT THEN IF LOAD 1 THEN Q1 DATA ELSE IF EN 1 THEN Q1 Q1 1 END IF END IF END IF Q Q1 END PROCESS END ONE 2 看下面原理图 写出相应 VHDL 描述 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY TRI STATE IS PORT E A IN STD LOGIC Y INOUT STD LOGIC B OUT STD LOGIC END TRI STATE ARCHITECTURE BEHAV OF TRI STATE IS BEGIN PROCESS E A Y BEGIN IF E 0 THEN B Y Y Z ELSE B Z Y A END IF END PROCESS END BEHAV 六 综合题 下图是一个 A D 采集系统的部分 要求设计其中的 FPGA 采集控制模块 该模块由三个部分 构成 控制器 Control 地址计数器 addrcnt 内嵌双口 RAM adram 控制器 control 是一个状态机 完成 AD574 的控制 和 adram 的写入操作 Adram 是一个 LPM RAM DP 单元 在 wren 为 1 时允许写入数据 试分别回答问题 下面列出了 AD574 的控制方式和控制时序图 AD574 逻辑控制真值表 X 表示任意 CECSRCK12 8A0工 作 状 态 0XXXX禁止 X1XXX禁止 100X0启动 12 位转换 100X1启动 8 位转换 1011X12 位并行输出有效 10100高 8 位并行输出有效 10101低 4 位加上尾随 4 个 0 有效 AD574 工作时序 1 要求 AD574 工作在12 位转换模式 K12 8 A0 在 control 中如何设置 K12 8 为 1 A0 为 0 2 试画出 control 的状态机的状态图 类似书上图 8 4 3 对地址计数器模块进行 VHDL 描述 输入端口 clkinc计数脉冲 cntclr计数器清零 输出端口 rdaddrRAM 读出地址 位宽 10 位 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity addr cnt is port clkinc cntclr in std logic wraddr out std logic vector 9 downto 0 end addr cnt architecture one of addr cnt is signal tmp std logic vector 9 downto 0 begin process clkinc cntclr begin if clkinc event and clkinc 1 then if cntclr 1 then tmp 0 else tmp tmp 1 end if end if end process wraddr tmp end one 4 根据状态图 试对 control 进行 VHDL 描述 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity control is port addata in std logic vector 11 downto 0 status clk in std logic cs ce a0 rc k12 8 clkinc out std logic rddata out std logic vector 11 downto 0 end control architecture behav of control is type con st is s0 s1 s2 s3 s4 signal cst nst con st signal lock std logic signal reg12 std logic vector 11 downto 0 begin a0 0 k12 8 1 ce 1 cs 0 REGP process clk begin if clk event and clk 1 then cst rc 1 lock 0 nst rc 0 lock 0 nst if status 1 then nst s3 end if rc 1 lock rc 1 lock 1 nst rc 1 lock 0 nst nst s0 end case end process LOCKP process lock begin if lock 1 and lock event then reg12 addata end if end process rddata reg12 clkinc addata status status clk clk cs cs ce ce a0 a0 rc rc k12 8 k12 8 clkinc clkinc rddata rds u2 addr cntport map clkinc clkinc cntclr cntclr wraddr wraddr u3 adramport map data rds wraddress wraddr rdaddress rdaddr wren 1 q rddata end one 二 名词解释 写出下列缩写的中文 或者英文 含义 二 名词解释 写出下列缩写的中文 或者英文 含义 1 1 FPGAFPGAField Programmable Gate Array 现场可编程门阵列 2 2 VHDLVHDL Very High Speed Integrated Circuit Hardware Description Language 甚高速集成电 路硬件描述语言 3 3HDLHDLHardware Description Language 硬件描述语言 5 5CPLDCPLDComplex Programmable Logic Device 复杂可编程逻辑器件 6 6PLDPLDProgrammable Logic Device 可编程逻辑器件7 7GALGALgeneric array logic 通 用阵列逻辑 8 8 LABLABLogic Array Block 逻辑阵列块9 9 CLBCLB Configurable Logic Block可配置逻 辑模块 1010EABEABEmbedded Array Block 嵌入式阵列块 11SOPC11SOPCSystem on a Programmable Chip可 编程片上系统 12 12 LUTLUTLook Up Table 查找表13 13 JTAGJTAGJoint Test Action Group 联合测试行为 组织 14 IP14 IPIntellectual Property 知识产 15ASIC15ASICApplication Specific Integrated Circuits 专用集成电路 1616ISPISPIn System Programmable在系统可编程 1717ICRICRIn Circuit Re config在电路 可重构 1818RTLRTLRegister Transfer Level 寄存器传输 19EDA19EDA Electronic Design Automation电 子设计自动化 信号与变量的区别 信号与变量的区别 信号赋值语句在进程外作为并行语句 并发执行 与语句所处的位置无关 变赋值语句在进 程内或子程序内作为顺序语句 按顺序执行 与语句所处的位置有关 信号赋值符号为 变 量赋值符号位 信号赋值符号用于信号赋值动作 不立即生效 变量赋值符号用于变量赋值 动作 立即生效 1 1 FPGAFPGA 结构一般分为三部分结构一般分为三部分 可编程逻辑块 CLB 可编程 I O 模块和可编程内部连线 2 2 CPLDCPLD 的内部连线的内部连线为连续式布线互连结构 任意一对输入 输出端之间的延时是固定 FPGFPGA A 的内部连线的内部连线为分段式布线互连结构 各功能单元间的延时不定 不可预测 3 3 大规模可编程器件主要有大规模可编程器件主要有 CPLDCPLD 和和 FPGAFPGA 两类两类 其中 CPLD 通过可编程乘积项逻辑实现其逻辑 功能 基于 SRAM 的 FPGA 器件 每次上电后必须进行一次配置 FPGA 内部阵列的配置一般采用 在电路可重构技术 编程数据保存在静态存储器 SRAM 掉电易失 4 4 目前世界上有十几家生产 CPLD FPGA 的公司 最大的两家是 Altera Xilinx 5 5 硬件描述语言硬件描述语言 HDL HDL 是 EDA 技术的重要组成部分 是电子系统硬件行为描述 结构描述 数 据流描述的语言 它的种类很多 如 VHDL Verilog HDL AHDL 6 6 WHEN ELSEWHEN ELSE 条件信号赋值语句条件信号赋值语句 和和 IF ELSEIF ELSE 顺序语句的异同 顺序语句的异同 WHEN ELSE 条件信号赋值语句中无标点 只有最后有分号 必须成对出现 是并行语句 必 须放在结构体中 IF ELSE 顺序语句中有分号 是顺序语句 必须放在进程中 7 7 可编程逻辑器件设计输入可编程逻辑器件设计输入有原理图输入 硬件描述语言输入和波形输入三种方式三种方式 原理图输 入方式是一种最直接的设计描述方式 波形设计输入适用于时序逻辑和有重复性的逻辑函数 硬件描述语言的突出优点是 硬件描述语言的突出优点是 语言与工艺的无关性 语言的公开可利用性 便于实现大规模系统的设计 具有很强逻辑描述和仿真功能 而且输入效率高 在不同设计输入库之间的转换非常方便 用不着对底层的电路和 PLD 结构的熟悉 8 8 用用 VHDL VeilogVHDL Veilog HDLHDL 语言开发可编程逻辑电路的完整流程语言开发可编程逻辑电路的完整流程 文本编辑 功能仿真 逻辑综合 布局布线 时序仿真 所谓综合综合 就是根据设计功能和实现该设计的约束条件 如面积 速度 功耗和成本等 将设计输入转换成满足要求的电路设计方案 该方案必须同时满足与其的功能和约束条件 综合 的过程也是设计目标的优化过程 其目的是将多个模块化设计文件合并为一个网表文件 供布局 布线使用 网表中包含了目标器件中的逻辑单元和互连的信息 布局布线布局布线就是根据设计者指定的约束条件 如面积 延时 时钟等 目标器件的结构资源 和工艺特性 以最优的方式对逻辑元件布局 并准确地实现元件间的互连 完成实现方案 网表 到使实际目标器件 FPGA 或 CPLD 的变换 9 9 基于基于 EDAEDA 软件的软件的 FPGAFPGA CPLDCPLD 设计流程为 设计流程为 原理图 HDL 文本输入 功能仿真 综合 适配 时序仿真 编程下载 硬件测试 综合是 EDA 设计的关键步骤 综合就是将电路的高级语言转换成低级的 可与 FPGA CPLD 相映射的功能网表文件 为实现系统的速度 面积 性能的要求 需要对综合加以约束 称为综 合约束 1010 构成一个完整的 构成一个完整的 VHDLVHDL 语言程序的五个基本结构 语言程序的五个基本结构 实体 ENTITY 结构体 ARCHITECURE 配置 CONFIGURATION 库 LIBRARY 程 序包 PACKAGE 实体的由实体说明和结构体两部分组成 实体说明部分用于描述所设计系统的外部端口信 号和参数的属性和设置 而结构体部分则定义了设计单元的具体功能 行为 数据流程或内部结 构 结构体的三种描述方式结构体的三种描述方式 即行为级描述 数据流级描述和结构级描述 结构体结构体通常由结构体名称 定义语句和并行处理语句构成 程序包用于存放各设计模块能共享的数据类型 常数 子程序等 库用于存放已编译的实体 结构体 程序包和配置 可以通过其目录进行查询和调用 在 VHDL 语言中 可以存在多个不同的库 但是库与库之间是独立的 不能互相嵌套 它可由用户生 成或由 ASIC 芯片制造商提供 以便于在设计中为大家所共享 库用于存放已编译的实体 结构体 程序包和配置 可以通过其目录进行查询和调用 在 VHDL 语言中 可以存在多个不同的库 但是库与库之间是独立的 不能互相嵌套 它可由用户生 成或由 ASIC 芯片制造商提供 以便于在设计中为大家所共享 常用库 常用库 1 IEEEIEEE 库 库 IEEE 库主要包括 std logic 1164 numeric bit numeric std 等程序包 还有一 些程序包非 IEEE 标准 但并入 IEEE 库 如 std logic arich std logic unsigned std logic signed 使用 IEEE 程序包 必须声明 2 stdstd 库 库 包含 standardtextio 程序包 Std 库符合 IEEE 标准 应用中不必声明 3 workwork 库 库 用户的 VHDL 设计先行工作库 4 vitalvital 库 库 包含时序程序包 vital timing 和 vital primitives 设计开发过程通常不用 每个设计实体都必须有各自完整的库说明语句和 use 语句 Use 语句的使用将使说明的程序包对 本设计实体部分全部开放 即是可视的 1111 VHDLVHDL 的数据对象包括的数据对象包括常量 constant 变量 varuable 和信号 signal 它们是用 来存放各种类型数据的容器 1212 在在 VHDLVHDL 的端口声明语句中的端口声明语句中 端口方向包括端口方向包括 in out buffer inout linkage BUFFER 为缓冲端口 与 OUT 类似 只是缓冲端口允许实体内部使用该端口信号 它可以用于输出 也可 以用于端口信号的反馈 当一个结构体用 BUFFER 说明输出端口时 与其连接的另一个结构体 的端口也要用 BUFFER 说明 以 LINKAGE 定义的端口不指定方向 无论哪个方向的信号都可以 连接 1313 VHDLVHDL 的的 PROCESSPROCESS 进程 语句 进程 语句是由顺序语句组成的 但其本身却是并行语句 1414 VHDL 的子程序有过程 PROCEDURE 和函数 FUNCTION 两种类型 具有可重载性特 点 1515 图形文件的扩展名是 bdf 矢量波形文件的扩展名是 vwf 使用 VHDL 语言 文本设计 文件的扩展