Altera术语翻译对照.pdf

3rd Party EDA Synthesis 第三方 EDA 综合工具 3rd Party Formal Verification 第三方一致性验证 A Active Parallel AP 主动并行配置 AP ALM 自适应逻辑模块 ALM Altera Complete Design Suite Altera 完整设计开发包 Altera Installer Altera 安装工具 Altera License Setup Altera 授权设置 AN522 version 2 0 AN522 版本 2 0 Analysis Synthesis 分析与综合 Archives 归档 Assignment Editor 约束编辑器 B Base Address Register 基址寄存器 BAR Board Design and Layout 板级设计及布板 Board Test Design and Layout 板级测试 设计及布板 burst transfers 突发传输 C Cache 高速缓存 Chip Editor 芯片编辑器 Comm Interface Peripherals 通讯 接口及外设 Compile 编译 Component 元件 组件 器件 Configuration FPGA 配置 FPGA Cyclone III automotive grade devices Cyclone III 汽车级器件 D Data access 数据访问 data path 数据通路 DCFIFO 异步 FIFO DCFIFO DDR DDR 外部存储器接口 DDR controller DDR 控制器 Demonstration Design 示例设计 Design Entry Planning 设计输入 规划 Design Partition 设计分区 design security 设计安全 Digital Signal Processing DSP 数字信号处理 DLL 延时锁相环 DLL down training 下行训练 download manager 下载管理器 DSP Block Multiplier Block DSP 块 乘法器块 DSP capabilities DSP 功能 dual purpose pins 多功能复用管脚 Dynamic On Chip Termination OCT 动态片内匹配 OCT Dynamic parallel termination 动态并行匹配 Dynamic Reconfiguration 动态重配置 Dynamic series termination 动态串行匹配 E Error Message 错误信息 Ethernet 以太网 External Memory Interfaces 外部存储器接口 IP F Fast Passive Parallel FPP 快速被动并行配置 FPP Fitter 布局布线器 Functional Blocks 功能模块 G General Architecture Non I O 通用架构 非 I O generator 生成器 gerber file 光绘文件 Gigabit Transceiver 千兆速率收发器 GUI 图形界面 GUI H Hard IP 硬核 IP High functionality high performance 高性能 I IFF 敌我识别 IFF implement 实现 incremental compilation 增量式编译 Instruction Set 指令集 In System Circuit Programming 在系统编程 Integrated Synthesis 集成综合器 Internal Error 内部错误 Internal Error Interrupt Service Routine 中断服务程序 Interrupts or Reset 中断或复位 IOE I O 单元 IP Spec and Protocol IP 规格及协议 K known issue 已知问题 L latch inference warnings 锁存器推断告警 license licensing 许可 link training 链路训练 Logic element 逻辑单元 LUT 查找表 查找表模块 LUT M Memory 存储器 Memory DSP Blocks Inference 存储器 DSP 块的推断 metadata meta data 元数据 modules 模块 N Nios II IDE Nios II 集成开发环境 O offset 偏置 偏移量 On Chip Debug On Chip 调试 on chip memory 片内存储器 P Parallel Flash Loader 并行 Flash 加载 Parallel Synthesis 并行综合 Passive Serial PS 被动串行配置 PS patch 补丁 PCI Express to DDR2 reference design PCI Express 到 DDR2 SDRAM 参考设计 Physical coding sublayer PCS 物理编码子层 PCS Physical media attachment PMA 物理介质附加子层 PMA Physical Synthesis 物理综合 Pin Planning Management 管脚分配 管理 place and route algorithms 布局及布线算法 Placement Requirements 布局要求 PLL Reconfiguration 锁相环重配置 Power Analysis Management 功耗分析及管理 Power Supply Design 电源设计 功耗 prefetchable 可预取的 Programming CPLD Config Dev 编程 CPLD 配置器件 Q QII Classic Timing Analysis QII 早期的 TAN 时序分析器 Quartus II Projects Revisions Quartus II 工程 版本管理 Quartus II Stand Alone Programmer Quartus II 独立编程器 R Reference Design 参考设计 reference design pack 参考设计包 Root port root 端口 S SCFIFO 同步 FIFO SCFIFO Schematic 原理图 Serial Flash Loader SFL 串行闪存加载器 SFL Serial protocol 串行协议 Setup hold 建立 保持 时间 Setup hold 建立 保持 时间 Signal Integrity 型号完整性 I O slave 从 端 设备 Synthesis Netlist Viewers 综合 网表