EDA课程设计报告-智力竞赛抢答器.doc

EDA 技术 课程设计报告 题题 目目 智力竞赛抢答器智力竞赛抢答器 学学 院院 专专 业业 学生姓名学生姓名 学学 号号 年级年级 指导教师指导教师 职称职称 设计报告 40 分 程序 实物 设计 40 分 工作态度 20 分 总成绩 100 分 评阅人 签字 评阅日期 I 智力竞赛抢答器 摘要 本课程设计分为主体电路和扩展电路两部分共同实现抢答器的锁存 显示与报警功能 在 本次设计中 系统开发平台 Max plus 硬件描述语言是 VHDL 竞赛者可以分为 8 组 抢答时 各组对主持人提出的问题要在最短的时间内做出判断 并按下抢答按键回答问题 当第一个人按下 按键后 则在显示器上显示该组的号码 对应的灯亮 同时电路将其他各组按键封锁 使其不起作 用 若抢答时间内无人抢答 则报警灯亮 回答完问题后 由主持人将所有按键恢复 重新开始下 一轮抢答 并且依据设计方案和设计平台完成了程序编写和程序调试 通过运行程序及时序波形的 仿真有效验证了设计的正确性 初步实现了设计目标 关键词 锁存 显示 抢答器 Max plus Quiz Responder abstract This course design is divided into two main circuit and expansion circuit realized partly joint inverter latch responder display and alarm function In this design system developing platform for Max plus hardware description language is VHDL Competitors may be divided into eight groups vies to answer first when each to the host puts forward the problems in the shortest possible time to make judgments and press the buttons vies to answer the question When the first man press buttons then on screen display supervisor number the corresponding lights and other groups circuit will buttons blockade make it doesn t work If responder time no contest the alarm light Answers questions by a host will restore all keys and start again next contest And according to the design scheme and design platform completed programming and program test through to run the program in time sequence waveform simulation verified effectively the correctness of design and then realized the design goal Keywords latch display Scare answering manometers Max plus II 目 录 1 1 绪绪论论 1 1 2 2 设设计计流流程程 2 2 3 3 设设计计 3 3 3 1硬 件 设 计 3 3 1 1 系统的设计平台概述 3 3 1 2 硬件平台 Max plus 概述 3 3 1 3 抢答器系统设计要求 4 3 2 软 件 设 计 4 3 2 1 子模块的设计思想和实现 5 3 2 2 鉴别模块的设计与实现 5 3 2 3 锁存反馈模块的设计与实现 7 3 2 4 编码模块的设计与实现 7 3 2 5 声音报警模块的设计与实现 9 3 2 6 组别译码显示模块的设计与实现 10 4 4 调调试试与与操操作作说说明明 1 11 1 4 1 抢答器的系统实现 11 4 2 结果分析 13 5 5 课课程程设设计计总总结结与与体体会会 1 14 4 致致 谢谢 1 14 4 参参考考文文献献 1 16 6 附附 录录 1 17 7 1 1 绪论 抢答器是在竞赛 文体娱乐活动 抢答活动 中 能准确 公正 直观地判断出抢答者的 机器 通过抢答者的指示灯显示 数码显示和警示显示等手段指示出第一抢答者 随着现代 科学技术的发展 抢答器械也由以前的各种传统式抢答器演变到现在的数字式抢答器 抢答器 的应用广泛 工厂 学校和电视台等单位常举办各种智力竞赛 抢答器是必要设备 在各种竞 赛中我们经常看到有抢答的环节 举办方多数采用让选手通过举答题板的方法判断选手的答题 权 这在某种程度上会因为主持人的主观判断失误造成比赛的不公平性 从而达不到抢答的真 正效果 为了解决此类问题 现代科学技术利用一些数字集成电路组成 数字抢答器能够弥补 以前的诸多不足之处 以提高信号接收的快速性 精确性 应用到日常生活中能够给人们带来 更大的方便 以提高效率 这次实验我们将使用 EDA 技术进行操作 那么用 EDA 技术的设计 优势的优势是什么呢 1 使电子设计成果以自主知识产权的方式得以明确表达和确认成为 可能 2 在仿真和设计两方面支持标准硬件描述语言的功能强大的EDA 软件不断推出 3 电子技术全方位进入 EDA 领域 除了日益成熟的数字技术外 传统的电路系统设计建模 理念发生重大的变化 软件无线电技术的出席那 数字信号处理和图像处理的全硬件是吸纳方 案的普遍接受 软硬件技术的进一步融合等 4 EDA 是的电子技术领域各学科的界限更加 模糊 更加互为包容 如模拟与数字 软件与硬件 系统与器件 ASIC 与 FPGA 行为与结 构等 5 更大规模的 FPGA 和 CPLD 器件的不断推出 6 基于 EDA 工具 用于 ASIC 设计 的标准单元已涵盖大规模电子系统及复杂IP 模块 7 软硬件 IP 核在电子兴业的产业领域 技术领域和设计应用领域得到进一步确认和广泛应用 8 SoC 高效低成本设计技术的成熟 9 系统级 行为验证级硬件描述语言的出现 使复杂的电子系统的设计和验证趋于简单 这次实验我们 会结合 Max plus 软件进行程序 的输入 调试 仿真下载 Max plus 是 Altera 公司提供的 FPGA CPLD 开发集成环境 Max plus 界面友好 使用便捷 被誉为业界 最易用易学的 EDA 软件 在 Max plus 上可以完成设计输入 元件适配 时序仿真和功能仿 真 编程下载整个流程 它提供了一种与结构无关的设计环境 是设计者能方便地进行设计输 入 快速处理和器件编程 2 2 设计流程 VHDL 是一种全方位的硬件描述语言 几乎覆盖了以往各种硬件描述语言的功能 整个自顶 向下或自底向上的电路设计过程都可以用VHDL 来完成 本系统的设计就是采用VHDL 硬件描 述语言编程 基于 MAX PLUS II 平台进行编译和仿真来实现的 其采用的模块化 逐步细化的 设计方法有利于系统的分工合作 并且能够及早发现各子模块及系统中的错误 提高系统设计 的效率 在电子产品的设计理念 设计方式 系统硬件构成 设计的重用性 知识产权 设计 周期等方面 EDA 技术具有一定的优势 所以本次设计的抢答器抛弃了传统的设计方法 选择了 采用主流的 EDA 技术进行设计 在设计方面则用了 4 个模块 分别是锁存器 与门电路 编码器 译码器 输出端分别接 上了蜂鸣器和数码显示管 下面对本课程设计的原理做一下介绍 首先 输入端接入的是八位输入信号S0 S7 主体电路完成基本的抢答功能 即开始抢答 后 当选手按动抢答键时 能显示选手的编号 同时能封锁输入电路 禁止其他选手抢答 外部电路则显示组号和报警 接通电源时 节目主持人将开关置于 复位 位置 抢答器处 于禁止工作状态 编号显示器 不显示 当主持人松开按钮时 开始抢答 这时数码管将显示 第一位抢答选手的编号 其后选手的抢答将被禁止 回答完毕后 主持人再次 复位 如 此循环 当选手按动抢答键时 抢答器要完成以下四项工作 优先级电路立即分辨出抢 答者的编号 并由锁存器进行锁存 然后由译码显示电路显示编号 扬声器发出短暂声响 提醒节目主持人注意 控制电路要对输入编码电路进行封锁 避免其他选手再次进行抢答 编号显示保持到主持人将系统清零为止 当选手将问题回答完毕 主持人操作控制开关 使 系统回复到禁止工作状态 以便进行下一轮抢答 3 3 设计 3 1 硬 件 设 计 本课题可以使用硬件描述语言 VHDL 语言 实现 实现的思路可以用下面的框图来说明 图 3 1 基于 VHDL 语言实现数字抢答器框图 整个系统分为以下几个模块来分别实现 1 抢答鉴别模块 它的功能是鉴别八组中是那组抢答成功并且把抢答成功的组别信号输出 给锁存模块 2 复位控制模块 给节目主持人设置一个控制开关 用来控制系统的清零和抢答的开始 3 锁存模块 该 电路的作用是 当第一个抢答者抢答后 对第一个抢答者的组别进行锁存 并显示在数码管上 后面的抢答者信号全都无响应 直到主持人按下复位键 4 显示报警模块 就是把各个模块的输入的不同信号经过译码成BCD 码然后直接在数码 管上显示 还可以加上蜂鸣器的声音 更能给观众一个准确 简明的数字 3 1 1 系统的设计平台概述 此次设计是 按照 自顶向下 的设计方法 对整个系统进行方案设计和功能划分 系统的关 键电路用一片或几片专用集成电路 ASIC 实现 然后采用硬件描述语言 VHDL 完成系统 行为级设计 最后通过综合器和适配器生成最终的目标器件 3 1 2 硬件平台 Max plus 概述 Max plus 是 Altera 公司提供的 FPGA CPLD 开发集成环境 Altera 是世界上最大可编 程逻辑器件的供应商之一 Max plus 界面友好 使用便捷 被誉为业界最易用易学的EDA 软件 在 Max plus 上可以完成设计输入 元件适配 时序仿真和功能仿真 编程下载整个流 程 它提供了一种与结构无关的设计环境 是设计者能方便地进行设计输入 快速处理和器件 编程 Max plus 开发系统的特点 1 开放的界面 抢答鉴别组别锁存译码输出 复位控制声音报警 4 Max plus 支持与 Cadence Exemplar logic Mentor Graphics Simplicity View logic 和其它公司所提供的 EDA 工具接口 2 与结构无关 Max plus 系统的核心 Complier 支持 Altera 公司的 FLEX10K FLEX8000 FLEX6000 MAX9000 MAX7000 MAX5000 和 Classic 可编程逻辑器件 提供了世界上唯一真正与结构无关的可编程逻辑设计环境 3 完全集成化 Max plus 的设计输入 处理与较验功能全部集成在统一的开发环境下 这样可以加快动 态调试 缩短开发周期 4 丰富的设计库 Max plus 提供丰富的库单元供设计者调用 其中包括74 系列的全部器件和多种特殊的 逻辑功能 Macro Function 以及新型的参数化的兆功能 Mage Function 5 模块化工具 设计人员可以从各种设计输入 处理和较验选项中进行选择从而使设计环境用户化 6 硬件描述语言 HDL Max plus 软件支持各种 HDL 设计输入选项 包括 VHDL Verilog HDL 和 Altera 自己 的硬件描述语言 AHDL 3 1 3 抢答器系统设计要求 一般来说 设计一台数字抢答器 必须能够准确判断出第一位抢答者 并且通过数显 蜂 鸣这些途径能让人们很容易得知谁是抢答成功者 并设置一定的回答限制时间 让抢答者在规 定时间内答题 主持人根据答题结果控制抢答器的清零复位 掌握比赛的进程 所以我在设计 8 路数字抢答器的模块需要满足鉴别 抢答报警 回答倒计时 数显等功能 具体设计要求如 下 1 抢答器可容纳八组选手 并为每组选手设置一个按钮供抢答者使用 为主持人设置一 个控制按钮 用来控制系统清零 组别显示数码管灭灯 和抢答开始 2 电路具有对第一抢答信号的锁存 鉴别和显示等功能 在主持人将系统复位并发出抢 答指令后 若参赛选手按下抢答按钮 则该组别的信号立即被锁存 并在组别显示器上显示该 组别 同时扬声器也给出音响提示 此时 电路具备自锁功能 使其他抢答按钮不起作用 3 抢答器具有限时回答问题的功能 当主持人启动倒计时开始键后 要求计时器采用倒 计时 同时最后计时器倒计时到00 时扬声器会发出声响提示 3 2 软 件 设 计 3 2 1 子模块的设计思想和实现 根据对抢答器的功能要求 把要设计的系统划分为五个功能模块 抢答信号鉴别模块 锁 5 存模块 编码模块 译码显示模块和扬声器控制电路 具体的说 显示模块又包含最先抢答的 组别显示电路 计时值显示电路 3 2 2 鉴别模块的设计与实现 抢答鉴别模块用来准确直观地判断S0 S1 S2 S3 S4 S5 S6 S7 八组抢答者谁最先 按下按钮 并为显示端送出信号 通过数显和蜂鸣等途径使观众能够清楚地知道是哪一组抢答 成功 是整个系统的核心部分 同时组别显示端为下一模块输入信号 以方便主持人为该组抢 答成功者进行下一步的操作 抢答鉴别模块的元件图如下图所 图 3 2 1 鉴别模块原件图 引脚作用 输入信号 各组的抢答按钮 S0 S1 S2 S3 S4 S5 S6 S7 系统清零信号 S 反馈 使能端 EN 输出信号 各组的抢答按钮显示端 q0 q1 q2 q3 q4 q5 q6 q7 工作原理 第一个按下键的小组 抢答信号判定模块QDJB 通过缓冲输出信号的反馈将本 参赛组抢先按下按键的信号锁存 并且以异步清零的方式将其他参赛组的按键信号屏蔽 显示 组别直到主持人对系统进行清零操作时为止 当CLR 1 时系统复位 抢答被屏蔽 当CLR 0 时 即低电平有效 且 OE 为低电平时 使其进入抢答鉴别状态 到CLK 的上升沿到来时 以 S1 组抢答成功为例 当输入信号为 S0 1 S1 0 S2 0 S3 0 S4 0 S5 0 S6 0 S7 0 即为鉴别出 S0 组抢答成功 同时屏 蔽其他组的输入信号 以免发生错误 同理其他组别抢答成功也是这样的鉴别过程 源程序如 下所示 IF S 1 THEN Q0 0 Q1 0 Q2 0 Q3 0 Q4 0 Q5 0 Q6 0 Q7 0 当 清零端有效时 所有的输出赋值为0 ELSIF EN 0 THEN Q0 S0 Q1 S1 Q2 S2 Q3 S3 Q4 S4 Q5 S5 Q6 S6 Q7 S7 当清零无效 6 且 OE 为 0 时 将输入赋给输出 原理框图如下 图 3 2 2 抢答鉴别模块原理图 该模块在 Max plus II 软件中的仿真结果图如下图 图 3 2 3 鉴别模块仿真图 输出全为零 选手抢答 输出抢答组别 输入等于输出 抢答成功 S 1S 0 EN 0 7 3 2 3 锁存反馈模块的设计与实现 当抢答鉴别模块成功将各个抢答组的抢答信号输出后后 必须由锁存电路来将抢答信号中 最先抢答的组别锁定 禁止其他组的信号显示出来 这个模块是整个电路中最重要的地方 这 个模块直接 影响主持人对比赛公平进行的判断 锁存模块的元件图如下图所示 图 3 2 4 锁存器模块元件图 引脚作用 输入信号 D0 D1 D2 D3 D4 D5 D6 D7 是各组的抢答信号 输出信号 Q 是锁存反馈信号 工作原理 当 D0 D1 D2 D3 D4 D5 D6 D7 各组的抢答信号进入锁存模块时 在锁 存模块中 对输入的各个信号的信息进行或的关系运算 将计算结果输给Q 通过 Q 向外输 出 最后将 Q 值反馈给 C81 模块 对本次的抢答进行锁存 并将锁存结果输出给下一级电路 部分源程序如下所示 If d0 1 or d1 1 or d2 1 or d3 1 or d4 1 or d5 1 or d6 1 or d7 1 then q 1 当任何一个输入为 1 时 将 1 赋给 q Else qMMMMMMMMM 1111 当输入信号不是以上几种形式的时候 将信号编码成 1111 并赋给 M END CASE EN TEMP 7 OR TEMP 6 OR TEMP 5 OR TEMP 4 OR TEMP 3 OR TEMP 2 OR TEMP 1 OR TEMP 0 OR CLR 在同一时刻 将八个输入信号与CLR 信号进行或的关 系 然后将值赋予 EN 该模块在 Max plus II 软件中的仿真结果图如下图 图 3 2 6 编码模块仿真图 9 3 2 5 声音报警模块的设计与实现 当某组的选手抢答成功之后 为了让主持人第一时间反应到抢答的成功 系统需要设置一 个声响报警装置 来提示主持人对其他选手的抢答信号进行屏蔽 该模块在系统中是十分必要 的 声音响起 可以节约不少时间 为比赛的顺利进行争取时间 声音报警模块的元件图如下 图所示 图 3 2 7 发声模块的元件图 引脚作用 输入信号 时钟信号 CLK 复位端 S 声音响起的使能端 EN 输出信号 声音响起的输出端SOUND 工作原理 当时钟脉冲的上升沿到来 并且高电平有效时 EN 端为高电平 CLR 端的信 号是低电平时 SOUND 端输出高电平 即声音响起 当CLR 为高电平时屏蔽一切 EN 端的信号 SOUND 端输出低电平 声音不响起 原理框图如下图 图 3 2 8 发声模块的原理框图 部分源程序如下所示 IF CLK EVENT AND CLK 1 THEN IF S 0 AND EN 1 THEN 当清零有效且使能端 EN 为高电平时 SOUND 1 声音响起 ELSE SOUND BCD BCD BCD BCD BCD BCD BCD BCD BCD BCD BCD 00000000 如果输入信号不是上面几种情况则数码 管不显示 该模块在 Max plus II 软件中的仿真结果图如下图 图 3 2 11 译码显示模块仿真图 4 调试与操作说明 4 1 抢 答 器 的 系 统 实 现 单独模块只有彼此联系起来构成一个完整的系统 才能实现其功能 这个过程有两种实现 方法 元件例化 也是用编程的方式将它们各个程序 信号 输入输出之间的关系用 VHDL 语言来叙述清楚 还关系到程序的调用问题 需要设计者思路清晰 设计合理 元 器件图示连线 这种连线方法思路清晰可见 而且用的时候很简单方便 出现错误也很好检查 在设计中选择的是这种方法 通过总的顶层元件图可以很清晰的看到模块连接的原理 下图就 是各个元件连接在一起的的总的系统图 12 图 4 1 顶层元件图 由于实验室的 EDA 实验箱按键是低电平有效 所以在每个输入端口前加上一个非门 系统的总仿真图如下 13 图 4 2 系统总体仿真图 4 2 结 果 分 析 由仿真波形可以看出 当 S0 先抢答之后 系统便进入锁存状态 其他选手按下抢答键以 后系统都不会改变输出结果 Speaker 遇到 CLK 上升沿的时候变成高电平 开始发声 数字显 示 BCD 显示当前抢答选手的编号 当主持人按下复位按钮S 以后 显示器重新显示 0 蜂鸣 器停止发声 等待下一轮抢答开始 14 5 课程设计总结与体会 通过此次课程设计 我深深地感受到了自己所学到知识的有限 明白了只学好课本上的知 识是不够的 要通过图书馆和互联网等各种渠道来扩充自己的知识 在设计的过程中我曾经遇 到过问题 通过向比自己成绩好的同学请教以及到网上查找一些相关的资料 知道了出现错误 的地方 加以改正错误 错误并没有使我轻易放弃 而使我从中学习到了如何对待遇到的困难 进一步培养了学习态度和耐心 在设计的过程中我发现自己有许多的不足 必需向同学请教才 能解决问题 促进了自己学习积极性 所有的这些心得会对我以后的学习和工作有帮助作用 衷心感谢学校给我提供这次课程设计的机会 在本次课程设计中 感谢老师对我们的严格要 求 使我们学到了很多实用的知识 增强我们的自信心 同时也使自己明白自己存在着很大的 不足 认识到了自己的缺点 在以后的学习中 我会加强理论和实践的结合 不断完善自己 使自己的综合能力水平迈向一个新的台阶 15 致 谢 感谢学校给我们一个良好的实验环境和实践机会 虽然这次课程设计报告还有很多不足之 处 但是在老师的指导和同学们的帮助之下 能够顺利完成 既锻炼了自己的动手能力 也增 强了解决问题的能力 16 参考文献 1 李中发 数字电子技术 第二版 北京 中国水利水电出版社 2007 2 刘守义 钟苏 数字电子技术 西安 西安电子科技大学出版社 2001 3 祝慧芳 黄洁 姚四改 数字电子技术基础 武汉 中国地质大学出版社 2001 4 曹汉房 脉冲与数字电路 武汉 华中理工大学出版社 1999 5 张惠敏 数字电子技术 北京 化学工业出版社 2001 17 附 录 鉴别模块程序 library ieee use ieee std logic 1164 all entity c81 is port s0 s1 s2 s3 s4 s5 s6 s7 s EN in std logic q0 q1 q2 q3 q4 q5 q6 q7 out std logic end c81 architecture one of C81 is begin process s0 s1 s2 s3 s4 s5 s6 s7 s EN begin if s 0 then q0 0 q1 0 q2 0 q3 0 q4 0 q5 0 q6 0 q7 0 elsif EN 0 then q0 s0 q1 s1 q2 s2 q3 s3 q4 s4 q5 s5 q6 s6 q