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2012-2013 学年第 2 学期期末考试试题答案及评分标准（A卷） 数字电子电路（须与教学任务书相同）使用班级： 11050641、11050642、11050643、11届6专业实验班 得分一、填空题(共分，每空分)1、CMOS门电路的输入端悬空时相当于输入为逻辑1。( )2、普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。( )3、OD门(漏极开路门)的输出端可以直接相连，实现线与。( )4、三态门的三种状态分别为：高电平、低电平、不高不低的电压。( )5、施密特触发器可用于将三角波变换成正弦波。( )6、单稳态触发器的暂稳态时间与输入触发脉冲宽度成正比。( )7、用2片容量为16 K 8 b的RAM构成容量为32 K 8 b的RAM使用的方法是位扩展。( )8、ROM和RAM中存入的信息在电源断掉后都不会丢失。( )9、存储器字数的扩展可以利用外加译码器控制数个芯片的片选输入端来实现。( )10、D/A转换器的最大输出电压的绝对值可达到基准电压。( )11、一个n位逐次逼近型A/D转换器完成一次转换要进行n次比较，需要n + 2个时钟脉冲。( )12、一个VHDL程序中仅能使用一个进程（process）语句。（ ）13、VHDL可以采用层次化的设计，一个高层的结构体中可以调用低层的实体。（ ）14、在一个实体的端口方向说明时，输入使用OUT表示，构造体内部不能再使用的输出是用IN表示。（ ）15、VHDL语言和C语言一样区分大小写。（ ）得分二、选择题(共 分，每题 分)1、以下电路中可以实现“线与”功能的有( )。 A与非门 B三态输出门 C集电极开路门 D漏极开路门2、以下电路中常用于总线应用的有( )。 ATS门 BOC门 C漏极开路门 DCMOS与非门3、能实现分时传数据逻辑功能的是( )。 ATTL与非门 B三态逻辑门 C集电极开路门 DCMOS反相逻辑门4、多谐振荡器可产生( )。 A正弦波 B矩形脉冲 C三角波 D锯齿波5、用555定时器组成施密特触发器，当输入控制端CO外接10 V电压时，回差电压为( )。 A3.33 V B5 V C6.66 V D10 V6、为了将正弦信号转换成与之频率相同的脉冲信号，可采用( )。 A多谐振荡器 B移位寄存器 C单稳态触发器 D施密特触发器7、寻址容量为16 K 8 b的RAM需要( )根地址线。 A4 B8 C14 D16 E16 K8、某存储器具有8根地址线和8根双向数据线，则该存储器的容量为( )。 A8 3 b B8 K 8 b C256 8 b D256 256 b9、ROM中的内容，当电源断掉后又接通，存储器中的内容( )。 A全部改变 B全部为0 C不可预料 D保持不变10、4位倒T型电阻网络型D/A转换器的电阻网络的电阻取值有( )种。 A1 B2 C4 D811、为使采样输出信号不失真地代表输入模拟信号，采样频率和输入模拟信号的最高频率的关系是( )。 A B C2 D212、将一个时间上连续变化的模拟量转换为时间上断续(离散)的模拟量的过程称为( )。 A采样 B量化 C保持 D编码13、若某A/D转换器取量化单位，并规定对于输入电压，当时，输入的模拟电压量化为0 V，输出的二进制数为000，则当时，输出的二进制数为( )。 A001 B101 C110 D11114、 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述（ ）。A. 器件外部特性； B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。15、进程中的信号赋值语句，其信号更新是（ ）。A.按顺序完成； B.比变量更快完成； C.在进程的最后完成； D.都不对。得分三、分析题(10分)由集成定时器555构成的电路如图1所示，请回答下列问题：(1)构成电路的名称；(2)已知输入信号波形uI，画出电路中uO的波形(标明uO波形的脉冲宽度)； 图1得分四、简答题（10分）试用ROM实现下列组合逻辑函数，画出阵列图。得分五、填空题（10分，每空2分）完成下图所示的触发器。CLRCLKDQQNlibrary IEEE;use IEEE.std_logic_1164.all;entity VposDff is port ( )； end VposDff；architecture VposDff_arch of VposDff isbegin process ( ) begin if CLR=1 then Q = 0; QN =1; elsif CLKevent and CLK=1 then end if; end VposDff_arch; 得分六、程序编写题（15分）三态门电原理图如右图所示，请完成其VHDL程序编写。得分七、程序注释题（10分）给下列每一行VHDL描述都进行注释（答题时不必抄题，标注各行语句的编号后进行相应的解释即可。10分） 1. LIBRARY IEEE; 2. USE IEEE.STD_LOGIC_1164.ALL; 3. ENTITY mux41 IS 4. PORT(s1,s2: IN STD_LOGIC; 5. a,b,c,d: IN STD_LOGIC; 6. z: OUT STD_LOGIC); 7. END ENTITY mux41; 8. ARCHITECTURE activ OF mux41 IS 9. SIGNAL s: STD_LOGIC_VECTOR(1 DOWNTO 0); 10. BEGIN 11. szzzzz=X; 20. E