集成CMOS锁相环设计.doc

重庆大学本科学生毕业设计（论文）集成CMOS锁相环设计+专 业：电子科学与技术重庆大学光电工程学院二O一一年六月Graduation Design(Thesis) of Chongqing UniversityDesign of integrated CMOS phase-locked loopCollege of Optoeletronic EngineeringChongqing UniversityJune 2011重庆大学本科学生毕业设计（论文） 摘要摘 要锁相环的概念自从19世纪30年代提出以来便很快在电子和通信领域中获得了广泛的应用，锁相环路基本上是每一个电路系统都要用到的，因为一个高精度的时钟信号对一个系统的整体性能的影响不言而喻。在所有锁相环结构中，作为数模混合锁相环的典型代表的电荷泵锁相环因其具有锁定相差小、低功耗、低抖动和捕获范围大等明显优势而成为了当前设计的主要形式。文章首先研究了锁相环的基本理论，再对锁相环的各部分结构与模型进行了的讨论与研究。本文采用了从上至下的方法对电荷泵锁相环进行了设计，首先从系统层面研究了它的模型和指标，然后再进行晶体管级电路图的设计与仿真。本文所设计的电荷泵锁相环工作在5V电源电压，锁定频率达100MHz。对电路结构进行分析之后选择了普通边沿触发形式的鉴频鉴相器，可消除时钟馈通和电荷共享的电荷泵以及能滤除高频电压噪声的低通滤波器，差分放大器是VCO设计中最重要的模块，本文采用了五级差分环形振荡器，这将极大提高对来自电源和衬底噪声干扰的抑制能力，从而得到增益线性度更高的输出信号波形。本文的设计采用 Cadence Virtuoso工具，在CSMC 2P3M工艺下进行了仿真。经过仿真，电路各部分及整体的性能均可以达到设计指标。关键词：锁相环；电荷泵；低通滤波器；差分环形振荡器I重庆大学本科学生毕业设计（论文） AbstractAbstractThe phase-locked loop ,widely used in electronics and communications since the concept of it was proposed in 1830s ,which is now almost applied in every circuit system because how important is a high precision clock signal for the whole system is self-evident. As a typical representative of the digital and analog mixed circuits with the obvious advantages of small phase-locked error，low power dissipation ,low jitter, and wide capture limits，the charge-pump phase-locked loop is now the Main design form of PLL among all the structures. This thesis begins from the basic theory research of PLL and has brief studied every parts structure and model. We have first studied the CPPLL(Charge-Pump Phase-Locked Loop) system level and then we have researched the CMOS transistor level. The CPPLL designed in this text works at 5V and is locked at 100MHz. The thesis chooses the con-PFD(Common mode Phase-Locked Loop), a charge pump without clock feed through effective and charge share and a low pass filter eliminates high frequency voltage noise after the analysis of the circuit structure. VCO is the most important module in the design of CPPLL and in this thesis the VCO is a five stage differential ring oscillator which has highly increased the ability of decreasing noise that come from power supply and bulk and we can obtain a high gain linearity output signal . This thesis uses the Cadence Virtuoso to simulate under library st02 and the outcome has demonstrated that not only every part of the CPPLL but the total circuits has also reached the requirements of design.Key words: phase-locked loop; charge pump; low pass filter; differential ring oscillator重庆大学本科学生毕业设计（论文） 目录目 录摘要.Abstract.1 绪论.11.1 研究意义.11.2 历史与现状.21.3 论文内容与结构.32 电荷泵锁相环基本理论分析.52.1 锁相环基本结构52.1.1 鉴相器模型及其性能指标52.1.2 环路滤波器模型.62.1.3 压控振荡器模型73 电荷泵锁相环的电路设计与仿真.83.1 电荷泵锁相环的基本原理及模型.83.2 PFD设计与仿真.93.2.1 PFD基本原理.103.2.2 PFD电路图.103.2.3 PFD仿真.123.3 CP设计与仿真.123.3.1 CP的基本原理.123.3.2 CP电路图.133.3.3 CP充放电的仿真.143.4 VCO设计与仿真.153.4.1 VCO基本原理及性能指标153.4.2 传统反相器结构的VCO.173.4.3 差分对结构的VCO.183.4.4 VCO的仿真.213.5 LPF设计与仿真.233.6 电荷泵锁相环总体设计仿真.254 总结与展望26参考文献.27致谢.28II重庆大学本科学生毕业设计（论文） 1 绪论1 绪论1.1研究意义锁相的概念是在19世纪30年代提出后便很快在电子和通信领域中获得了广泛的应用。它最初是用于改善电视接收机的同步性能，以提高对噪声信号的抗干扰能力。20世纪50年代后期，锁相环逐渐开始用于对宇宙飞行物体的跟踪、测量和遥控。20世纪60年代初随着数字通信系统的发展，锁相环应用愈来愈广，逐渐成为电子通信系统中的不可或缺的必备部件。同时，在频率综合器和相位测量仪等器件中锁相环也起到了重要作用。尽管锁相环自其出现之日起几乎保持原样，但是使用不同技术制作及满足不同应用要求的锁相环的实现一直给设计者提出挑战。简单地说，锁相环电路是用于生成与输入信号相位同步的新的信号电路。锁相环主要由三个部分构成，即鉴频鉴相器、环路滤波器和压控振荡器。压控振荡器输出的信号，一方面作为输出同时又通过分频部分与本振信号进行相位比较，为了保持频率不变，就要求两个信号的相位差不发生改变，如果相位差发生变化，则电荷泵的输出电压将会发生相应的变化，去控制压控振荡器，直至恢复相位差以达到锁频和锁相的目的。锁相环电路大体可以分为四类：（1）模拟PLL；（2）数字PLL；（3）数模混合PLL；（4）软件PLL，其功能由软件程序来实现。CMOS电荷泵锁相环（Charge Pump phase-locked loop，CPPLL）是数/模混合锁相环的典型代表。由于它具有快速、低噪声、低功率且易于集成的特点，所以它已成为如今锁相环设计的主流。电荷泵锁相环中的分频器和鉴频鉴相器一般用数字电路来实现，环路滤波器和压控振荡器则由模拟电路组成。CMOS电荷泵锁相环是目前应用最为广泛的锁相环类型，它主要用于频率综合，时钟处理等领域。随着集成电路技术的发展进步，片上集成系统逐渐成为电荷泵锁相环主要的发展方向。现在，集成CMOS锁相环已经成为数模混合电路以及各类通信系统中相当重要的系统部件之一，一个好的锁相环已经成为衡量一个系统是否优良的重要条件。虽然用双极型工艺实现的CPPLL具有低噪声、高速等优点，但是它的集成度低、经济成本较高。而 CMOS 工艺制造的锁相环所具有的优势更加明显，首先，由于其集成度高且工艺流程成熟，便于数模混合电路集成，所以其经济成本更低；并且由于CMOS器件相较于TTL器件的阈值电压更低，所以其工作电源电压可以更低，且抗干扰能力也很强。随着CMOS集成工艺技术的快速发展，现在人们更喜欢用CMOS工艺技术来进行高速锁相环的设计。在所有CPPLL中，环形振荡器和LC 谐振器两大类是压控振荡器(VCO)实现的主要形式。LC 谐振器具有品质因素高的优点，在具有较低相位噪声性能要求的应用中经常被采用。然而因为电感面积比较大不利于集成所以必须置于片外，故有时考虑到芯片面积上的限制，越来越多的可以在芯片上被集成的电感受到了青睐。但是由于这种电感的建模需要考虑到许多非理想效应，比较困难；此外它所占芯片面积也会比较大，而且为了制造片上集成电感还需要在芯片的制造工艺中加入额外的工艺流程，然而标准的 CMOS制造工艺并不兼容片上集成电感的制造工艺，所以需要开发新工艺。然而由于环形结构压控振荡器全部由CMOS器件构成，因此其面积可以远小于 LC 振荡器所需要的芯片面积。除上述优势之外，环形结构VCO还具有与标准CMOS工艺流程兼容的特性以及多时钟相位信号输出的优点，目前很多通信系统都要求具备多时钟相位信号输出的功能。这就只有环形振荡器才能实现这样的功能。但是CMOS环形振荡器也有它的缺陷，它在某些低功耗高速无线通信系统中的应用比较少，因为它的相位噪声特性比较差。但是比如在有线数据通信中由于它对功耗以及相位噪声的要求并不高，所以我们经常选择环形振荡器。并且，随着CMOS集成电路工艺的不断进步以及CMOS器件线宽的不断缩小，VCO的功耗及其抖动特性都已经得到了巨大的改善和提高。因此， 对于由CMOS 工艺实现的采用环形振荡器的CPPLL的电路理论进行研究对于它所广泛应用的领域，诸如频率综合、信号同步等领域，仍然具有很大的现实意义，而这也将成为未来的热门。在本课题中，我们将在国内外研究的基础上设计一种锁定频率达100MHz的集成CMOS电荷泵锁相环。1.2 历史与现状 首先提出锁相概念的是17世纪的一位天文和物理学家。他首先提出“同步振荡器”的概念是通过观察两只钟摆，并从物理层面给出了解释，他指出了只要两个振荡器有相位差，则只要通过改变二者的频率就可以累积相位差，从而实现同步。但因为当时科技条件有限，这位开拓者的理论并未引起足够重视，未得到相应的发展。直到20世纪30年代，一名法国科学家才在一篇文章中讨论了锁相环电路的模型，给出了数学描述，并定义了相应的概念，且讨论了无线电信号的同步接收问题，自此“锁相”的概念才逐渐被世人所认识和了解。在文章中，他阐述了只有产生一个合适的参考信号与有用信号进行频率跟踪锁定时才能达到同步检波的目的。但是由于他所描述的电路结构很复杂以及功耗、成本较高等原因，并未在当时获得广泛应用。 PLL获得广泛的应用是在19世纪40年代。当时，在电视机水平扫描行同步装置中，研究者发现外界噪声对同步信号的干扰可以被锁相环有效的抑制。由于锁相环具有滤除噪声的滤波功能，所以它被用来稳定图像以及提高图像质量。在40年代初的第二次世界大战中，由于各种战斗形势的需要，以及制造更加先进装备的迫切需求，各种不同层次和性能的锁相环不断问世，这对当时锁相环的发展起到了极大地推动作用，很多先进的反馈控制理论都是在此期间被提出并逐渐发展起来的。20 世纪 50 年代，由于冷战的加剧，美苏之间加大了对空间技术的研究探索锁相环路理论在此期间得到了进一步讨论，极大地推动了锁相环技术的发展。 在此期间，Jaffe 和 Rechtin 尝试将锁相环路用于导弹的跟踪系统中并获得了巨大的成功，他们二人随即发表了一篇有关锁相环的文章，解决了一些锁相环设计中进行合理优化的关键性问题。50年代中期，美国在第一批发射的人造卫星上使用了锁相环构成的捕获接收机，以此来进行跟踪捕获和还原需要的信号。在这10年间，锁相技术得到了进一步的发展。1965年，出现了最早的锁相环集成电路芯片，该芯片完全采用模拟器件。这种锁相环被称为线性锁相环，由于这种锁相环输入输出信号存在固定的小相差以及频率捕获带窄的原因，近年来已逐渐被数字锁相环所取代。 70 年代开始，随着大规模集成电路技术的迅速发展，集成PLL部件和各种ASPLL相继出现，PLL的价格逐渐降低且功能日趋完善，这就为锁相环技术在更多的领域得到应用奠定了良好的基础。如今，锁相环技术已经在无线收发器和射频、光纤接收器以及微处理器等领域得到了普遍应用。随着数字技术的稳步快速发展，各种数字以及软件锁相环电路相继出现，它们在数字信号传输的信号和相位同步等方面发挥了不可或缺的作用。目前，集成电路不断朝着低功耗、高集成度的方向发展，以此来满足在各种高科技应用领域中，对低功耗、低成本、高数据传输速率以及带宽比较大的要求。在高频、低功耗、低电源电压的CPPLL设计中，面临的主要问题是设计出适当的VCO和DIV，面对这些问题，设计者不断提出不同的创新技术，如将VCO和DIV由普通的串连接法改为堆叠结构或者DH-PLL 结构等，由于研究水平的不断提高与改善，CPPLL的性能正在不断稳步提高，现在已经开始出现了工作频率高达 60GHz 的CMOS锁相环。如今市场上出现的高级集成CPPLL芯片产品主要集中在一些跨国公司手中，如国家半导体、德州仪器、Qualcomm、AnalogDevice 等，其他的有日本的Fujitsu以及韩国的三星等等。比较起来，中国国内鲜有高性能的PLL产品问世，核心技术大多需要依赖外国的大公司。虽然自锁相环的概念提出至今早已经经历了几百年的时间，电荷泵锁相环（CPPLL）的基础理论也已经相当成熟，但是由于其设计过程所涉及的内容广泛，难度仍然存在。所以，对锁相环进行研究讨论仍然具有巨大的现实意义，这对早日实现国产高性能PLL具有极大的促进作用。1.3 论文内容与结构本文首先对要设计的整个锁相环系统进行了基本的建模与理论分析，然后对各种电路设计方案进行了充分的考虑，在选取了基本的电路实现方案之后又进行了适当的优化，最后给出了CMOS晶体管级的电路图。本文第二章将对基本锁相环的结构进行简要论述与分析，并会探讨其各部分的模型。目的是对锁相环有一个全局的认识，并指导后续的设计。本文第三章是电路分析与仿真。此章将对本电荷泵锁相环（CPPLL）各部分的具体电路进行分析与仿真，其中包括鉴频鉴相器、电荷泵与低通滤波器、压控振荡器四个部分。其中涉及到许多电路的调试与仿真，并将给出图例。本文第四章对整个电荷泵锁相环的设计过程进行了总结，并对该锁相环的发展与改进进行了展望。3重庆大学本科学生毕业设计（论文） 2 电荷泵锁相环基本理论分析2 电荷泵锁相环基本理论分析 2.1 锁相环的基本结构电荷泵锁相环是一个典型的反馈系统，虽然结构各有不同之处，但总包含3个基本单元电路：鉴频鉴相器（phase frequency detector），环路滤波器（low pass filter）以及压控振荡器（voltage controlled oscillator），具体结构如图2.1所示。PFD把压控振荡器的输出信号与输入的周期信号的相位进行比较，再将这两个信号的相位差以电压信号的形式输送到电荷泵中，其平均输出与其两个输入的相位差成线性比例；之后电压信号进入低通滤波器并被滤波，输出一个交流成分比较少的控制电压信号用以控制压控振荡器的振荡频率，以减少输入频率和压控振荡器输出频率之间的相位差，从而使得输入和输出达到理想的同频状态。鉴相器环路滤波器压控振 荡器输出图2.1 锁相环基本结构2.1.1鉴相器模型及其性能指标1. 鉴相器模型 鉴相器是一种用来比较输出信号和输入参考信号相位差值的装置。其输出平均电压与输入输出信号的相位差成线性比例。在理想模型中，和之间的关系是，即为一条直线且过原点。其中就是鉴相器的“增益”，单位为伏/弧度。鉴相器最简单的一个例子就是乘法鉴相器，也称正弦鉴相器。除此之外还有普通型边沿触发式PFD、动态结构的 D 触发器式PFD、预充电式 PFD等诸多类型。2. 鉴相器性能及指标（1）鉴相灵敏度输出响应电压与输入相位差的比值就称为鉴相灵敏度，鉴相灵敏度的单位是 V/rad。通常情况下，鉴频鉴相器的灵敏度当然越大越好，并且我们希望输入信号的幅度与鉴相器的灵敏度之间没有关系，而希望鉴相器的灵敏度是一个确定的值，但实际情况可能有所出入。所以当鉴相特性曲线为非线性时，鉴相灵敏度一般定义为相差为0时的特性曲线的斜率值。 （2）鉴相范围输出电压随信号相位差线性变化的最大范围就是鉴相器的鉴相范围。一个理想的鉴频鉴相器的鉴相范围为 -2，2。但是，由于实际情况中MOS电容的存在，复位电路存在一个延迟时间，所以鉴频鉴相器的鉴相范围通常小于4。 （3）鉴相精度 PFD 能鉴别出的相差的最小值就叫作鉴相精度。我们希望鉴频鉴相器的“死区”不存在，即为零。但是实际情况中，由于有节点电容的存在，所以死区常常是不可避免的，在VCO输出信号和输入参考信号之间的相位差变得很小时，PFD输出信号的脉冲宽度将变得非常窄，由于CMOS数字鉴频鉴相器各门电路之间的连接存在一定的电容，因此信号的传输会有一定的延迟时间，这将使得比较窄的脉冲不能迅速地到达高电平，由于电荷泵无法被开启，因此也相位差就无法被检测出来。这就意味着，倘若输入的相位差过小，那么压控振荡器的控制电压就不再与输入相位差直接相关，因为当输入输出信号的相位差值在死区范围之内时，将没有电流注入电荷泵。这时锁相环路输出信号处在不确定状态，即环路处于失锁状态。所以在=0 的边界附近区域存在一个死区，死区的宽度与PFD的门电路延时成正相关。在死区内，PFD的输出为0，锁相环失去了它本该发挥的作用。死区就意味着噪声与抖动，这对于通信系统的正常工作状态是极其不利的，因为这将可能会导致数据传输的错误和混乱。对于鉴频鉴相器而言，由于门电路中MOS电容的存在所以不能产生脉宽为无穷小的脉冲信号，这也是死区产生的根本原因。当相差在死区范围中时，虽然存在相差，但环路仍处于失锁状态，这是我们所不希望看到的。为了解决死区的情况，我们一般要在PFD电路中加入一些延迟单元。下图2.2所示为鉴频鉴相器的非理想特性曲线图。 死区 图2.2 非理想的鉴频曲线(4)最高工作频率鉴频鉴相器能够正确进行鉴频鉴相工作的最高频率就称为鉴频鉴相器的最高工作频率。假设为鉴频鉴相器两个输入信号相位相等时复位信号的传输延迟时间，倘若输入时钟信号的周期与传输延迟时间之间的关系式为，那么 PFD的输出信号在半个周期内都有可能是错误的，因此系统就不能再正确地进行频率捕获并进行相位锁定。所以，PFD的最大工作频率就定义为。由此可见，与成反比，越小，就越大。2.1.2 环路滤波器模型锁相环中的环路滤波器主要分为有源积分滤波器与无源积分滤波器两种，有源积分滤波器相对于无源积分滤波器在电路结构以及组成上会复杂些。而锁相环中最常用的滤波器就是无源积分滤波器，由于压控振荡器提供了一个极点，所以锁相环总的阶数为在低通滤波器阶数的基础上再加上1。如果环路滤波器采用一阶的电容电阻串联模式的滤波器，虽然这为锁相环增加了一个极点并使得系统更稳定但是当CP每次向LPF注入电流时，VCO的控制电压都会经历一个大的跳变，这将造成VCO输出信号的噪声和抖动。所以，一般情况下，为了解决这个问题，要在电阻电容两端再并联一个电容，且并联的电容的取值一般情况下为与电阻串联电容的值的1/10。在实际的设计中通常只选用两阶或三阶的滤波器，因为高阶的环路滤波器的设计比较复杂。2.1.3 压控振荡器模型压控振荡器在控制电压的线性控制下输出周期信号，其输出经分频器后接到鉴相器的输入端。压控振荡器的输出频率与输入控制电压之间的关系式为： （2-1）其中，为 VCO 的中心振荡频率，为 VCO 的增益。因此，VCO输出的瞬时相位与控制电压之间的关系为： （2-2）对于锁相环而言，式2-2中的总相位表达式只有第三项是重要的，这一项也被称为剩余相位，事实上，我们通常把VCO看成一个输入和输出分别为控制电压和剩余相位的系统，即 (2-3)那么，VCO的工作方式就像一个理想的积分器，其传输函数为： (2-4)由此可以得到VCO的数学模型如下图2.3所示：图2.3 压控振荡器的数学模型28重庆大学本科学生毕业设计（论文） 3 电荷泵锁相环的电路设计与仿真3 电荷泵锁相环的电路设计与仿真电荷泵锁相环(CPPLLCharge-Pump Phase-Locked Loop)是数模混合电路的典型代表，它的线性调谐范围大、对信号的自动跟踪捕获很迅速、捕捉带宽等于同步带宽，是锁相环中应用最广泛的类型。在本章中，将首先对其模型进行分析，然后给出四个核心部分的电路图及仿真情况。3.1 电荷泵锁相环的基本原理及模型PFDCP LPFVCO1/NUPDOWNDIV图3.1 电荷泵锁相环结构原理图 由上图3.1可知，CMOS电荷泵锁相环（CPPLL）主要由数字鉴频鉴相器(Phase and Frequency Detector)、电荷泵(Charge Pump)、模拟低通滤波器(Low-Passed Filter)、环形压控振荡器(Voltage Controlled Oscillator)以及数字分频器(Divider)构成。其中 PFD 完成鉴频鉴相功能，CP则选择向LPF中释放或注入电荷。PFD 对输入参考信号的相位和输出信号的相位进行比较，并得到两者之差值， PFD 输出脉冲的宽度与相位差值的大小成正比，然后电荷泵将产生与二者相位差值成正比的电流脉冲信号，并由 LPF 滤除掉高频分量，随即转换成一个电压信号作为控制信号去控制压控振荡器，再由此电压控制 VCO 的振荡频率，最终由分频器进行 N 分频然后送回到鉴频鉴相器的输入端，就这样不断重复这个比较并校正的过程，来使输入与反馈信号达到频率与相位同步的理想锁定状态。环路滤波器周期性的稳定的充放电电流是由PFD输出的周期性信号通过控制CP所产生的。设电荷泵所产生的稳定的充放电电流值为，则在两信号进行相位比较的一个周期内电荷泵所输出的电流的平均值为： （3.1）只要两个输入信号都是周期性的，式3.1同样是许多周期内的误差电流表达式。因此，鉴相器的增益(输出电流与输入相差值之比)是： (3.2)一般的CPPLL一阶低通滤波器如图3.2所示：VoutVin图3.2 一阶环路低通滤波器则该网络的传输函数为 (3.3)如果将式3.3中的R 项与鉴相器的增益合二为一，即使得： （3.4）由此可得到电荷泵锁相环的复频域线性相位模型如图3.3所示：1/N图3.3 电荷泵锁相环的线性相位模型3.2 PFD设计与仿真3.2.1 PFD基本原理 鉴频鉴相器电路使用时序逻辑建立三个状态，并且响应两个输入的上升沿或下降沿。如果初始时，那么当信号A上升为高电平时就会使得，。电路将保持这个状态直到B也变为高电平，然后使。对于B输入的情况，与之类似。 PFDAB图3.4 鉴频鉴相器结构图 我们需要知道和的直流分量为什么能提供或的相关信息。首先，我们假设两个输入信号的频率相同，但A的相位领先B相位。那么，的输出将不断产生宽度与成正比的脉冲，而保持为0不变。如果A的频率比B的频率高，则有周期脉冲信号输出而没有。在这里，我们将与的输出分别称为“向上”（UP）和“向下”（DOWN）脉冲。3.2.2 PFD电路图 本文所设计的锁相环采用的是普通型边沿触发式鉴频鉴相器，图3.5是其结构图。它主要由两个边沿触发、带复位的D触发器构成，触发器的D端都接逻辑高电平“1”。其中，每个D触发器皆由两个RS触发器交叉耦合而成。倘若它的两个输入同时为高电平，则连接在两个输出信号之间的与门将会使得两个触发器同时复位，从而使得两个输出信号同时变为0。虽然，两个输出信号有可能会在短时间内同时变为高电平，但两者平均值之差仍然能够正确地表示两个输入信号的相位差或频率差。对于后级电荷泵电路而言，UP信号为“0”电平时充电晶体管才被打开，所以在UP信号与上面一个D触发器之间需要加入一个反相器来使的高电平对充电晶体管起效。而DOWN信号为“1”时，放电晶体管打开，使得VCO输出频率降低。VDDDOWNUPQQDCKCKDVDD图3.5 普通型边沿触发式PFD的结构图图3.6是PFD的门级电路图，左右两边是两个由RS触发器交叉耦合而成的D触发器，中间则是一个与门。由于PFD对输入信号的相位和频率均进行了比较，因此锁相环不会错误锁定在参考信号的谐波频率上，这间接提高了锁相环的锁定范围。由于鉴相器只对信号的上升沿进行响应，故对信号的占空比没有特殊要求。 图3.6 PFD门级电路这种传统结构的鉴频鉴相器的优点是选用了数字D触发器，具有简单直观的电路结构，鉴相范围可以达到，而且线性度比较好；但是由于门电路中MOS节点电容的存在，所以其门延迟较大，这是一个比较大的问题，因此此电路不适合应用在需要高速工作的情况下。特性曲线中较大“死区”的存在将是这种结构最大的缺陷，因为这会给锁相环系统带来比较大的相位噪声和抖动，严重情况下锁相环还可能会失锁。但是鉴于本设计所要求的设计指标为锁定频率在100MHZ，所以这种电路结构的性能还是能够满足要求的。3.2.3 PFD仿真 下图3.7所示为鉴频鉴相器的电路图仿真结果，各门电路的信号上升/下降时间基本一致。其中，或非门的P管与N管尺寸分别为2.5u/550n、800n/800n;与非门的P管与N管尺寸分别为1.1u/550n、800n/800n；非门的P管与N管尺寸分别为1.1u/550n、2.2u/2.2u。 图3.7 相位超前时的时序波形 我们看到，复位窄脉冲有2ms左右的宽度，这会使得锁相环工作频率降低，但对消除死区还是有帮助的。由上图可以看出，当的相位超前于的相位时，UP信号的周期性高电平将会将充电晶体管打开，从而使得VCO的振荡频率变大，从而通过剩余相位的积累达到锁定的目的。3.3 CP设计与仿真3.3.1 CP的基本原理 在锁相环中，通常在鉴频鉴相器和环路滤波器之间加入一个电荷泵电路，电荷泵一般由两个带有CMOS开关的镜像电流源（上拉电流源和下拉电流源）所构成，且两个电流源的额定电流值相等。然后通过PFD的输出信号来决定是把电荷泵入低通滤波器还是从低通滤波器中将电荷泵出。 此处使用电荷泵的目的是将PFD所输出的时序逻辑状态转换成为可以控制压控振荡器的模拟电压信号。图3.8是电荷泵结构图。它由上下两个对称的电流源以及上下两个MOS开关组成，上为PMOS管，下为NMOS管。控制开关的就是PFD输出的UP和DOWN信号。而电荷泵的输出信号将进入环路低通滤波器，转换成控制VCO的电压。假设的相位超前于的相位，且信号周期为T，则UP信号将变成宽度为秒的脉冲，且每个周期将使得输出电压增加。由此可知充电斜率为。由于，电荷泵的充放电斜率是恒定不变的，所以严格来讲系统不是线性的，而只能是近似线性的。 VDDUPDOWN 图3.8 电荷泵结构图 电荷泵可能的工作状态有：充电、放电、关闭和同时开启。第四种工作状态是我们必须要注意的，因为我们希望当电荷泵上下同时导通时和同时关闭时一样对的值没有影响。但是，由于充放电电流失配以及时钟馈通、电荷共享等的影响，会产生纹波，从而造成输出抖动。这是我们所不希望看到的，所以就需要在设计电路时采取相应的措施来抑制这些非理想效应。3.3.2 CP电路图 本文的电荷泵所采用的是单端型电荷泵。由于PFD输出的上下两个信号打开上下两个开关的时间不同，即不能同时打开两个开关，这样将会对VCO的控制电压造成周期性的干扰。为了消除这种不利影响，本设计在DOWN信号与NMOS开关管之间加入了一个互补传输门，以使传输延迟时间相等。UP与PMOS开关管之间是一个非门，它通过将UP信号的高电平反向为低电平来有效地开启PMOS开关管。 电荷泵电路的另一个问题是充放电电流的电流失配现象。因为，即使上拉和下拉脉冲完全对齐，由于电流失配现象的存在，电荷泵产生的净电流也不为零，这将使得在每个相位比较的瞬间都会增加一个固定值。为了解决这个问题，本设计在两个开关管之间插入了两个电流镜，通过电流复制来实现充放电电流的一致。 对于单端电荷泵而言，电荷分享是主要的问题。消除电荷分享的方法是在输出和PMOS、NMOS开关管漏端三点之间接一个单位增益放大器，时刻保证这三点之间的电势一致。这样不管哪一个开关打开，都不会发生电荷分享效应。但是额外增加一个电路结构很复杂的运算放大器将会造成电路结构更加复杂，因此经过考虑后本论文选择了图3.9所示的电路结构。 图3.9 本设计的CP电路图3.3.3 CP充放电的仿真图3.10 电荷泵充放电电流仿真图我们希望失配电流的值越小越好，这样由电流失配给VCO控制电压造成的纹波就会越小。由上图可见，本电荷泵充放电电流约为100uA，失配电流约为200mA，失配电流的值被控制在充放电电流的值的1%以内。 图3.11 电荷泵充电过程 图3.12 电荷泵放电过程3.4 VCO设计与仿真3.4.1 VCO基本原理及性能指标振荡器是电荷泵锁相环中最重要的部分，它也是许多电子系统的主要部分，应用范围从微处理器中的时钟产生到蜂窝电话中的载波合成，但其结构各有不同。大多数应用都要求振荡器频率是可调的，也即要求其输出频率是其输入控制信号的函数，而压控振荡器则是最常见的可控振荡器。VCO的重要性能参数如下所示：（1）中心频率中心频率就是调节范围的中心值，它是由VCO所处的系统所决定的。VCO一般工作在时钟频率或数倍于时钟频率的情况下，如今CMOS压控振荡器的工作频率最高可以达到60GHz，甚至更高。（2）调节范围调节范围是指VCO的输出频率随所输入的控制电压线性变化的范围。由于VCO的中心频率随工艺和温度的变化而变化，有时甚至可能会变化到原来的数倍，所以压控振荡器的调节范围需要足够的大这样才能保证满足要求。假设范围从V1到V2，且调节范围至少为到，那么必须满足的要求是： （3.8）（3）增益压控振荡器的增益一般用表示。其实，在实际情况中VCO的增益并非常数，通常在调节范围的中部是高增益区，往两端逐渐降低。在实际情况中，我们希望VCO的增益在调节范围内变化尽可能地小。（4）输出信号振幅VCO输出信号的振幅当然是越大越好，这样信噪比更高，对噪声的敏感性更低。但它同时要受到器件工作区域的影响，因此输出信号的振幅不可以无限增大。同时，输出振幅可能在整个调节范围内变化，这是我们所不希望看到的。（5）输出信号纯度VCO作为锁相环设计中最关键的一环，其性能将直接决定电荷泵锁相环的整体工作质量。由于VCO中不可避免的器件噪声和电源噪声的存在将会使得输出信号的频率和相位带有或多或少的噪声。所以，就要求所设计的锁相环本身的噪声比较小且具有良好的抗噪能力。要想让一个振荡电路在没有持续输入的情况下产生持续周期性的输出信号就必须要满足一些基本的条件。简单的推导如下所示：+-图3.13 反馈放大电路方块图图中上面的一个方框代表放大网络，无反馈放大网络放大倍数表示为，下面一个方框代表反馈网络，反馈系数用表示。，可以是电压量也可以是电流量。反馈信号和外加输入信号在这里进行求和过后得到净输入信号，然后再进入放大环节进行放大。和表示的是广义的放大倍数和反馈系数。经推导可得 （3.5）上式就是反馈的一般表达式，亦即负反馈放大电路的闭环放大倍数的表达式。如果上式的分母等于0，则，此时即使没有输入，放大电路的输出也不会为零，这说明放大电路已经产生了自激震荡。如果，如图3.13概念性地进行表示，一个频率为减之后，输入信号与反馈信号差值进一步变大，那么电路中的信号将持续存在，从而使得频率为的信号不断变大。之所以负反馈电路会产生自激振荡，就是因为所谓的负反馈，是指在中频时接成负反馈，由于放大电路的放大系数和反馈系数是频率的函数。当频率发生变化时，、的模和相角都将随之发生变化，假如在高频或低频时，则原来中频时的负反馈将变成正反馈，甚至发生自激振荡。为了起振，闭环增益必须是单位一或者更大。总之，如果一个负反馈电路的环路增益满足以下两个条件： （3.6） （3.7）那么电路就会在输入频率处发生振荡。以上条件也称为“巴克豪森准则”。3.4.2 传统反相器结构的VCO传统的由反相器所组成的压控振荡器电路结构比较简单，环路反向的次数必须是奇数，这样电路才不会被锁定，其结构图如图3.13所示。N级环形振荡器的振荡频率等于1/（2NTD），其中TD是每级反相器电路的大信号延时。环形振荡器的频率可以通过调节TD 的值来实现。对于每级电路的大信号延时，其延时的大小直接取决于每一级电路的时间常数，因此若想改变TD，一种最直接的方法就是调节电阻和电容。电路每一级的时间常数可表示为： （3.9）式中C表示的是每一级的输出节点到地的总电容。由于环形振荡器的振荡频率与TD成反比，而TD则与每一级电路的时间常数成正比，即有： （3.10）2N+1个反相器图3.13 单端环形振荡器结构图这种环形振荡器是利用延迟负反馈发生震荡的，通过调节节点电容的值可以改变其振荡频率。但这种结构对衬底和电源自带的噪声比较敏感，所以相位抖动比较大。3.4.3 差分对结构的VCO偏置VINVout差分放大整波 图3.14 差分环形振荡器结构图本文研究的VCO如上图所示，这种压控振荡器不仅连接方式灵活而且可以很好的抑制由电源和外界所带来的共模噪声，而且还具有良好的调谐特性，相位抖动小。此VCO主要由差分延迟单元构成，它利用MOS电容和电阻作为延迟因子并利用正反馈来实现振荡。本文设计的压控振荡器一共有五级，其中每一级的输出1、2接后一级的输入E、F，最后一级的输出再接回第一级的输入端。偏置电路受电荷泵与低通滤波器输出电压的控制产生两路控制信号C、D用以作为五级差分环形振荡器的两个公共控制端。最后，VCO的输出信号经过一级差分放大和数字整形后变成方波信号，并返回PFD。（1） 差分延迟振荡单元电路其中，NM1，NM2工作在三极管区，作为线性压控电阻，1，2处源漏极互联的NM0，NM4作为 MOS 电容与压控电阻NM1,NM2一起构成了RC延迟单元。而PM0管工作在饱和区，为压控振荡单元提供偏置电流，PM1，PM2则进行反向放大。当输入控制电压VIN变化时偏置电压C,D 也将发生变化，从而改变延迟因子的大小，最终造成振荡频率的变化。 由于深三极管区的等效电阻值为:= （3.11）所以，= （3.12）式中C表示节点到地的总电容。由于电路延时与正比，故 （3.13） 图3.15 差分振荡器延迟单元晶体管级电路图由于晶体管PM1、PM2需要工作在饱和区，所以1、2两点处与E、F两点处的电压差值需要大于一个PMOS管的阈值电压，即1、2两点处的电压必须要小于某个最大值。同时，如果1、2两点处输出电压幅值越小则等效电阻线性度越好，但这会导致MOS等效电容变小，从而导致频率绝对值增大，若要增大电容而增大NM0和NM4的尺寸则会导致版图面积增大而不利于集成。所以，一般情况下我们只通过调节线性电阻的值来调整振荡频率。（2） 偏置单元电路 由于环路滤波器所输出的信号是