VCS 仿真验证.ppt

VerificationIntroduction 1 Overview Verilog仿真层次 验证是确保设计和预定的设计期望一致的过程 2 Overview Verilog仿真流程 dut testbench Tool 3 Content TestbenchToolsModuleSimulationSOCTopSimulationCoverageNetSimulation 4 Testbench 编写测试文件 testbench 产生激励将输入加到测试模块并收集其输出响应将响应输出与期望值进行比较 Direct Random 5 Testbench simpleexample DUT Testbench 6 Systermtask function display write monitor readmemh readmemb time realtime finish stop random fopen fclose 7 Testbench 8 Tools 编译仿真工具SynopsysVCSMentorModelSimCadencenc verilogCadenceVerilog XL波形工具VirSimDebussy 9 Tools VCS 编译vcs compile options verilog files仿真simv run options 例子vcsmul3 vmul3 test vsimv 10 Tools VCS参数 v2k sverilog支持Std1364 2001verilog systermverilog标准 ffilename编译的rtl文件列表 Mupdate增量编译 define macro预编译宏定义 11 Tools VCS参数 incdir directory libext extension libverboseinclude文件搜索目录 指定搜索文件内型 找到文件显示信息 ydirectory指定verilog库目录 vfilename指定verilog库文件 vcs lic waitvcs等待license 12 Tools VCS参数 lfilename指定vcslog信息文件名 ofilename指定输出的可执行文件的名字 缺省是simv R在编译完成后立即执行仿真 Pfilename指定PLI列表文件 通常为 tab a o文件 13 Tools VCS参数 notimingcheck nospecify no pulse msg不进行时序检查 但是还是把path延时加入仿真中不进行时序检查和路径延时计算不报pulseerror信息 notice lint all显示详尽的诊断信息 输出警告信息 比如badcodestyle 但并不是错误信息 timescale 1ns 1ps指定时间和精度 14 Tools VCS参数 delay mode zeropathdelay为0 即所有 x无效 timescale 1ns 1ps指定时间单位和精度 RPP PP编译成VirSim的可执行文件vcd vpd调用VirSim图形界面 对vpd vcd文件处理 VVerbosemode 会在仿真开头打印vcs版本信息 15 Module TopSimulation 16 Module TopSimulation 模块仿真与顶层仿真的区别是产生激励的方式不同模块仿真 通过AMBA接口产生激励 包括AHB APB优点是直接快速 可对模块进行大量细节测试主要用于模块设计初期顶层仿真 顶层仿真通过C编程 把编译好的二进制文件用 readmemh readmemb读入ROM FLASH中 通过CPU的运行产生激励主要用于设计后期 17 ModuleSimulation APBWrite 18 ModuleSimulation APBRead 19 ModuleSimulation AHB 20 ModuleSimulation 21 ModuleSimulation 22 ModuleSimulation Vpd波形 PPDebussy波形 P 23 SOCTopSimulation 顶层仿真通过C编程 把编译好的二进制文件用 readmemh readmemb读入ROM FLASH中 通过CPU的运行产生激励仿真较慢 但可模拟CPU真实运行 24 Coverage 一个模块怎么才算验证充分 功能覆盖率line 行覆盖率cond 条件覆盖率fsm 状态机覆盖率tgl 翻转覆盖率 25 Coverage 26 翻转覆盖率 就是信号0 1 1 0的翻转情况 Coverage 27 状态覆盖率 状态机中各个状态的覆盖情况 Coverage统计 cmline cond fsm tgl指定要测试的覆盖率 cm dir指定存放的目录 默认为simv cm目录 cm name指定存放的名字 cm hierconfig file通过config file指定需要做coverage的范围 28 Coverage统计 29 需要统计以上列出文件的行 条件 状态机 翻转覆盖率 Coverage统计 仿真完成后会在指定目录下产生 coverage db report三个目录report目录可看生成的txt报告可用GUI打开coverage中的name line name cond name fsm name tgl查看具覆盖情况 cm pp启动cmView的GUI界面 30 Coverage提高 激励的产生 有direct和random两种用random提高覆盖率用direct补充覆盖率 random产生随机数的系统函数 返回一个32bit的带符号整数 random seed 以seed为种子 产生一个伪随机数 31 NetSimulation Prenetsimultation不考虑电路的门延迟与线延迟 重点在观察电路的行为与设计构想rtl功能是否一致Postnetsimulation加入了电路延迟 重点在检查电路的时序信息是否正确 32 PreSimulation 与rtl仿真类似 只是DUT由rtlcode变成了网表需要指定网表调用的库器件vcs v 33 PostSimulation 后仿所需要的时序信息用sdf文件提供 包括设计中每个单元的时序信息 基本的时序数据由以下部分组成 IOpath延迟Interconnect延迟Setup时序检查Hold时序检查Pulsewidth 34 PostSimulation 根据延时分三种情况 Maxdelay 最坏Mindelay 最好Typedelay 典型一般需要做max mindelay仿真 35 PostSimulation sdf annotate sdf file module instance vcs compile options maxdelays mindelays typdelays negdelay支持s