2015年《FPGA技术》考试题型示范.pdf

1 2015 年 年 FPGA 技术 考试题型示范技术 考试题型示范 一 填空题 每题 1 分 共 15 分 1 将硬件描述语言转化为硬件电路的过程称为 2 是基于查找表结构的可编程逻辑器件 3 早期的 是从GAL 的结构扩展而来 4 不正确使用else的不完整的IF 语句 其综合结果会产生 5 FPGA CPLD配置方式中 由由可编程逻辑器件引导的配置过程称为 二 问答题 每题5 分 共20 分 1 简要说明一下功能仿真和时序仿真的异同 设计过程中如果只做功能仿真 不 做时序仿真 设计的正确性是否能得到保证 2 基于EDA 软件的FPGA CPLD 设计流程为 3 从互联结构上 可编程逻辑器件可分为哪两类 其特点是什么 三 程序分析 1 程序补充完整 空 1 shifter 空 2 clr dout input din clk clr Output 空 3 dout reg 7 0 dout always posedge clk or posedge begin if 空 4 dout 8 b00000000 else begin dout dout 1 dout 0 0 i i 1 out i a i end endtask always code or a or b begin case code 2 b00 my and a b c 2 b01 c a b 2 b10 c a b 2 b11 c a b default c 4 b0000 endcase end endmodule timescale 1ns 100ps module test tp reg 3 0 a b reg 1 0 code wire 4 0 c parameter DELY 100 test22 u1 code a b c initial begin code 4 d0 a 4 b0000 b 4 b1111 DELY code 4 d0 a 4 b0111 b 4 b1101 DELY code 4 d1 a 4 b0001 b 4 b0011 DELY code 4 d2 a 4 b1001 b 4 b0011 DELY code 4 d3 a 4 b0011 b 4 b0001 3 DELY code 4 d3 a 4 b0111 b 4 b1001 DELY finish end endmodule 3 画出下面程序描述的有限状态机的状态转移图 module fsm Clock Reset A F G input Clock Reset A output F G reg F G reg 1 0 cur state parameter Idle 2 b00 Start 2 b01 Stop 2 b10 Clear 2 b11 always posedge Clock if Reset begin cur state Idle F 0 G 0 end else case cur state idle begin if A begin cur state Start G 0 end else cur state idle end start if A cur state Stop else cur state start Stop begin if A begin cur state Clear F 1 end else cur state Stop end 4 Clear begin if A begin cur state Idle F 0 G 1 end else cur state Clear end endcase endmodule 4 根据下面的Verilog HDL 代码 画出综合后的电路图 module test12 out clk in1 in2 in3 in4 input in1 in2 in3 in4 clk output out reg out reg temp1 temp2 always posedge clk begin temp1 in1 in2 temp2 temp1 out temp2 end endmodule 四 编程题 1 根据图一所示的原理图写出相应的 Verilog HDL 程序 其中例化名为 inst1 inst2 inst3 的模块均是上升沿触发的触发器 5 图一 2 设计一个序列检测器 用于检测串行的二进制序列 每当连续输入三个或三个以 上的1 时 序列检测器的输出flag