建立时间与保持时间.doc

标签 无标签 关于建立时间和保持时间的完全理解关于建立时间和保持时间的完全理解 时钟是整个电路最重要 最特殊的信号 系统内大部分器件的动作都是在时钟的 跳变沿上进行 这就要求时钟信号时延差要非常小 否则就可能造成时序逻辑状 态出错 因而明确 FPGA 设计中决定系统时钟的因素 尽量较小时钟的延时对保 证设计的稳定性有非常重要的意义 建立时间建立时间与与保持时间保持时间 建立时间 Tsu set up time 是指在时钟沿到来之前数据从不稳定到稳定 所需的时间 如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳 定的打入触发器 保持时间 Th hold time 是指数据稳定后保持的时间 如 果保持时间不满足要求那么数据同样也不能被稳定的打入触发器 建立与保持时 间的简单示意图如下图 1 所示 图 1 保持时间与建立时间的示意图 在 FPGA 设计的同一个模块中常常是包含组合逻辑与时序逻辑 为了保证在 这些逻辑的接口处数据能稳定的被处理 那么对建立时间与保持时间建立清晰的 概念非常重要 下面在认识了建立时间与保持时间的概念上思考如下的问题 举 一个常见的例子 图 2 同步设计中的一个基本模型 图 2 为统一采用一个时钟的同步设计中一个基本的模型 图中 Tco 是触发器 的数据输出的延时 Tdelay 是组合逻辑的延时 Tsetup 是触发器的建立时间 T pd 为时钟的延时 如果第一个触发器 D1 建立时间最大为 T1max 最小为 T1mi n 组合逻辑的延时最大为 T2max 最小为 T2min 问第二个触发器 D2 立时间 T3 与保持时间 T4 应该满足什么条件 或者是知道了 T3 与 T4 那么能容许的最大 时钟周期是多少 这个问题是在设计中必须考虑的问题 只有弄清了这个问题才 能保证所设计的组合逻辑的延时是否满足了要求 下面通过时序图来分析 设第一个触发器的输入为 D1 输出为 Q1 第二个触 发器的输入为 D2 输出为 Q2 时钟统一在上升沿进行采样 为了便于分析我们讨论两种情况即第一 假设 时钟的延时 Tpd 为零 其实这种情况在 FPGA 设计中是常常满足的 由于在 FP GA 设计中一般是采用统一的系统时钟 也就是利用从全局时钟管脚输入的时钟 这样在内部时钟的延时完全可以忽略不计 这种情况下不必考虑保持时间 因 为每个数据都是保持一个时钟节拍同时又有线路的延时 也就是都是基于 CLOC K 的延迟远小于数据的延迟基础上 所以保持时间都能满足要求 重点是要关心 建立时间 此时如果 D2 的建立时间满足要求那么时序图应该如图 3 所示 从图中可以看出如果 T Tco Tdelay T3 即 Tdelay T Tco T3 那么就满足了建立时间的要求 其中 T 为时钟的周期 这种情况下第二个触 发器就能在第二个时钟的升沿就能稳定的采到 D2 时序图如图 3 所示 图 3 符合要求的时序图 如果组合逻辑的延时过大使得 T Tco Tdelay T3 这也就是要求的 D2 的建立时间 从上面的时序图中也可以看出 D2 的建立时间与保持时间与 D1 的建立与保 持时间是没有关系的 而只和 D2 前面的组合逻辑和 D1 的数据传输延时有关 这也是一个很重要的结论 说明了延时没有叠加效应 第二种情况如果时钟存在延时 这种情况下就要考虑保持时间了 同时也需 要考虑建立时间 时钟出现较大的延时多是采用了异步时钟的设计方法 这种方 法较难保证数据的同步性 所以实际的设计中很少采用 此时如果建立时间与保 持时间都满足要求那么输出的时序如图 5 所示 图 5 时钟存在延时但满足时序 从图 5 中可以容易的看出对建立时间放宽了 Tpd 所以 D2 的建立时间需满 足要求 Tpd T Tco T2max T3 由于建立时间与保持时间的和是稳定的一个时钟周期 如果时钟有延时 同 时数据的延时也较小那么建立时间必然是增大的 保持时间就会随之减小 如果 减小到不满足 D2 的保持时间要求时就不能采集到正确的数据 如图 6 所示 这时即 T Tpd T Tco T2min T4 即 Tco T2min Tpd T4 从上式也可以看出如果 Tpd 0 也就是时钟的延时为 0 那么同样是要求 Tco T2min T4 但是在实际的应用中由于 T2 的延时也就是线路的延时远远大于触 发器的保持时间即 T4 所以不必要关系保持时间 图 6 时钟存在延时且保持时间不满足要求 下面用数字来说明一下加深理解 以下举例暂不考虑 hold time 建立时间 Tsetup Tdelay Tco Tpd 假设 Tco 触发器固有的建立时间 2ns 假设 1 Clock Delay 0 Data delay 0 那么数据 port 的新数据必须在 时钟 port 的时钟沿到来之前 2ns 赶到数据 port 才能满足触发器的 Tco 假设 2 Clock delay 0 data Delay 3ns 那么数据 port 的新数据必须 在时钟 port 的时钟沿到来之前 5ns 就得赶到数据 port 其中的 3ns 用来使新数据 从数据 port 赶到触发器的 D 端 由于 data Delay 剩下的 2ns 用来满足触发 器的 Tco 假设 3 Clock delay 1ns data Delay 3ns 由于时钟 port 的时钟沿推 后 1ns 到达触发器的时钟端 那么数据 port 的新数据只需在时钟 port 的时钟沿 到来之前 4ns 赶到数据 port 即可 假设 4 假设时钟的周期 T 4ns 即你的系统需要运行在 250M 频率上 那 么以上的假设中 假设 2 显然是不成立的 也就是说在假设 2 的情况下 你的系 统运行频率是低于 250M 的 或者说在 250M 系统里是有 setup time violation 的 在假设 2 的情况下 由于 Tco 及 Tpd 均是 FPGA 的固有特性 要想满足 4n s 的 T 那么唯一你能做的就是想方设法减小 Tdelay 也就是数据路径的延时 即所谓的找出关键路径 想办法优化之 总结 在实际的设计中 对于一个给定的 IC 其实我们很容易看到 T Tpd Tsetup Th 都是固定不变的 在跨时钟域时 Tpd 会有不同 那么我们需要 关心的参数就是 Tdelay 即数据路径的延时 控制好了这个延时 那我们的设计 就不会存在建立时间和保持时间不满足的情况了 后记 有个著名的笔试题 这样说道 时钟周期为 T 触发器 D1 的建立时间最大为 T1max 最小为 T1min 该触发器的数据输出延时为 Tco 组合逻辑电路最大延 迟为 T2max 最小为 T2min 假设 D1 在前 D2 去采样 D1 的数据 实际就是对 图 2 的文字描述 问 触发器 D2 的建立时间 T3 和保持时间应满足什么条件 这里给出一个简易公式供大家死记一下 以下两个公式确定了 D2 的 Tsetup 和 Thold 1 D1 的 Tco max 数据链路延时 D2 的 Tsetup T 即 T3 D2 的 Thold 即 T4 Tco T2min 其实上面的式 2 可以从 T3 T4 T 推出 不过要注意把 1 中的 T2max 改为 T2min 即可 总之 建立时间长了 保持时间就短了 实际中 某条数据链路延时是一个定值 只不过要求它落在区间 T2min T2max 这也是 T2min 和 T2max 的实际意义 从现实设计出发 个人觉得这个题改为考 T2max 和 T2min 更合适 那是不是有 更多人犯晕呢 hoho 如果是那样的话 大家自己变个形吧 欢迎讨论 转 建立时间和保持时间 转 建立时间和保持时间 转帖来源 图 1 建立时间 setup time 是指在触发器的时钟信号上升沿到来以前 数据稳定不变 的时间 如果建立时间不够 数据将不能在这个时钟上升沿被打入触发器 保持时间 hold time 是指在触发器的时钟信号上升沿到来以后 数据稳定不变 的时间 如果保持时间不够 数据同样不能被打入触发器 如图 1 数据稳定传输必须满足建立和保持时间的要求 当然在一些情况下 建立 时间和保持时间的值可以为零 PLD FPGA 开发软件可以自动计算两个相关输入的建立和 保持时间 个人理解 1 建立时间 setup time 触发器在时钟沿到来之前 其数据的输入端的数据必 须保持不变的时间 建立时间决定了该触发器之间的组合逻辑的最大延迟 2 保持时间 hold time 触发器在时钟沿到来之后 其数据输入端的数据必须保 持不变的时间 保持时间决定了该触发器之间的组合逻辑的最小延迟 关于建立时间保持时间的考虑 华为题目 时钟周期为 T 触发器 D1 的建立时间最大为 T1max 最小为 T1min 组 合逻辑电路最大延迟为 T2max 最小为 T2min 问 触发器 D2 的建立时间 T3 和保持时 间 T4 应满足什么条件 分析 Tffpd 触发器输出的响应时间 也就是触发器的输出在 clk 时钟上升沿到来之后多长 的时间内发生变化并且稳定 也可以理解为触发器的输出延时 Tcomb 触发器的输出经过组合逻辑所需要的时间 也就是题目中的组合逻辑延迟 Tsetup 建立时间 Thold 保持时间 Tclk 时钟周期 建立时间容限 相当于保护时间 这里要求建立时间容限大于等于 0 保持时间容限 保持时间容限也要求大于等于 0 由上图可知 建立时间容限 Tclk Tffpd max Tcomb max Tsetup 根据建立时 间容限 0 也就是 Tclk Tffpd max Tcomb max Tsetup 0 可以得到触发器 D2 的 Tsetup Tclk Tffpd max Tcomb max 由于题目没有考虑 Tffpd 所以我们认为 Tffpd 0 于是得到 Tsetup T T2max 由上图可知 保持时间容限 Thold Tffpd min Tcomb min 所以保持时间容限 Tffpd min Tcomb min Tho