触发器难点总结.doc

触发器的设计改进思路及其特点一、触发器的设计演化1.在一个较复杂的数字系统中，当采用多个触发器时，往往要求各个触发器的翻转在时间上同步，因此需引入一个公用的同步信号，使这些触发器只有在同步信号到达时才按输入信号改变输出状态。通常称此同步信号为时钟信号，用CLK表示。2.带异步置位、复位端的电平触发SR触发器 3.电平触发方式的动作特点 在CLK =1的全部时间里S和R 的变化，都将引起触发器 输出端状态的变化。 如果CLK =1期间内输入信号多次发生变化，则触发器的状态也会发生多次翻转，这降低了电路的抗干扰能力。 存在空翻问题。所谓“空翻”是指在同一时钟信号作用期间，引起触发器发生两次以至多次翻转的现象。 4 脉冲触发的触发器 提高可靠性，要求每个CLK 周期输出状态只能改变1次。下降沿有效，延迟输出，即CLK回到低电平后输出状态才改变。当CLK=1时，“主”按S、R翻转，“从”保持。 在CLK 下降沿到达时，“主”保持，“从”根据“主”的状态翻转。因此，在每个CLK周期里触发器输出的状态只可能改变一次。从电平触发到脉冲触发的这一演变，克服了CLK=1期间触发器输出状态可能发生多次翻转的问题。 （仍要满足RS=0的约束条件） 5. 主从JK触发器由主从RS触发器增加两条反馈线构成。 若J=1、K=0，则CLK=1时主触发器置1 （原来是0则置成1，原来是1则保持1），待CLK=0以后从触发器也随之置1，即Q*=1。 若J=0、K=1，则CLK=1时主触发器置0，待CLK=0以后从触发器也随之置0，即Q*=0。 若J=K=0，则由于门G7 、G8 被封锁，触发器维持原状态不变，即 Q*=Q 。 当J=K=1时，若Q=0，则CLK=1时主触发器置1，待CLK=0以后从触发器也随之置1，即Q*=1； 若Q=1，则CLK=1时主触发器置0，待CLK=0以后从触发器也随之置0，即Q*=0。 因此，无论Q=0还是Q=1，触发器的次态可统一表示为Q*=Q。即当J=K=1时，CLK下降沿到达后触发器将翻转为与初态相反的状态。 由于时钟CP=1期间，从触发器保持不变，Qn,也保持不变，经反馈，在现态Qn=0时，封锁了K的变化，只允许J变化；在现态=1时，封锁了J的变化，只允许K变化，出现只有翻转和保持两种情况。将以上讨论列成真值表，如表2所示，其中X表示任意6 边沿触发的触发器 为了提高可靠性，增强抗干扰能力，希望触发器的次态仅取决于CLK的下降沿 （或上升沿）到来时的输入信号状态，与在此前、后输入的状态没有关系。 因此，输出端Q被置成了与CLK上升沿到达前瞬时D端相同的状态，而与以前和以后D端的状态无关。 Q*变化发生在CLK的上升沿 （下降沿）。 Q*仅取决于上升沿到达时输入的状态，而与此前、后的状态无关。 7.将JK触发器的两个输入端连在一起作为T端，就可以构成T触发器。 当T恒等于1时，则Q*=Q，即每次CLK信号作用后触发器必然翻转成与初态相反的状态，具有计数的功能。 二、脉冲触发方式的动作特点分两步动作：在CLK=1期间，主触发器接收输入端（S、R或J 、K ）的信号，被置成相应的状态，而从触发器维持初态；CLK下降沿到来时，从触发器按照主触发器的状态翻转。所以输出状态的改变发生在CLK的下降沿。 因为主触发器本身是一个电平触发SR触发器，所有在CLK=1的全部时间里输入信号都对主触发器起控制作用。 在CLK=1期间，如果输入波形发生变化，则不能根据下降沿时的输入信号来确定输出状态，而必须考虑整个CLK=1期间主触发器状态的变化过程才能确定从触发器的次态。 三、使用主从结构触发器注意事项：1.在CLK=1期间，如果输入波形未发生变化，则可用CLK下降沿到达时输入的状态来确定触发器的次态。 在CLK=1期间，如果输入波形发生变化，则不能根据下降沿时的输入信号来确定输出状态，而必须考虑整个CLK=1期间主触发器状态的变化过程才能确定从触发器的次态。 2.在CLK=1期间主从SR触发器的主触发器状态会随S、R 状态的多次改变而发生多次翻转。 3.在CLK=1期间主从JK触发器的主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。 Q=0时，只允许J=1的信号进入主触发器；Q=1时，只允许K=1的信号进入主触发器。 JK 、SR、T三种类型触发器中JK触发器的逻辑功能最强，它包含了SR触发器和T触发器的所有逻辑功能。 因此，可以用JK触发器来取代SR触发器和T触发器。 一、电路结构和逻辑关系 触发器的电路结构和逻辑功能之间不存在固定的对应关系，即：同一种电路结构形式可以接成不同逻辑功能的触发器；反过来说，同一种逻辑功能的触发器可以用不同的电路结构实现。 如：电平触发SR触发器和主从SR触发器，逻辑功能相同但电路结构不同。 二、电路结构和触发方式 触发器的电路结构与触发方式之间有固定的对应关系。 凡是采用