拔河游戏机2.doc

电子技术课程设计 -拔河游戏机拔河游戏机的电路框图2. 设计方案:可逆计数器74LS192原始状态输出4位二进制数0000，经译码器输出使中间的一只指示灯点亮。当按动A、B两个按键时，分别产生两个脉冲信号，经整形后分别加到可逆计数器上，可逆计数器输出的代码经译码器译码和反相器74LS04后后驱动电平指示灯点亮并产生位移，当亮点移到任何一方终端后，由于控制电路的作用，使这一状态被锁定，而对输入脉冲不起作用。如按动开关1，亮点又回到中点位置，再次按动开关1，比赛又可重新开始。为指出谁胜谁负，需用一个控制电路，当亮点移动到任何一方的终端时，则判该方为胜，此时双方按键均无效，此电路可用或门实现，将双方终端接至或门的2个输入端，当获胜一方为“1”，而另一方则为“0”，或门输出为“1”，此时的输出再与编码电路的输出经一或门，分别送到74LS192计数器的CPD和CPU。3.模块功能及思路介绍 （一）、整形电路 整形电路，使A、B二键出来的脉冲经整形后变为一个占空比很大的脉冲，这就减少了进行某一计数时另一计数输入为低电平的可能性，从而使每按一次键都有可能进行有效的计数。（二）、译码电路 拔河开始后中心处二极管首先点亮，当编码器进行加法计数时，亮点向右移，进行减法计数时，亮点向左移。（三）、控制电路指示出谁胜谁负。当亮点移到任何一方的终端时，判该方为胜，此时双方的按键均宣告无效。（四）、胜负显示显示比赛选手各自胜负次数（五）、复位控制 每次比赛结束后裁判能控制让电路回复比赛。也能让显示器归零。三、选择器件1、器件选择：+5V直流电源 5个 单刀双掷开关 4个DCD_HEX 译码显示器 2件74LS138 3线8线译码器 2片 CC4518BD 双同步十进制计数器 2片74LS192D 同步二进制可逆计数器 1片CC4011BD 与非门 11片CC4081BD 与门 2片CC4009BD 非门 9片 CC4030BD 或门 1片电阻 1K 4个2、主要器件极其相关功能（1） 3线8线译码器74LS138 图（1）74LS138的逻辑符号图 图（2） 74LS138的逻辑框图 逻辑功能说明输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。图（1）为3线-8线译码器74LS138的逻辑符号图， 其有3个附加的控制端G1、G2A和G2B。当G1=1、G2A+G2B=0时，其附加门GS才输出高电平（S=1），译码器处于工作状态。否则译码被禁止，所有的输出端被封锁在高电平，这三个控制端也叫做“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码图（2）3线-8线译码器74LS138的逻辑符号图，图（3）为74LS138的内部原理图，表（1）为3线8线译码器 74LS138的功能表， 由3线-8线译码器74LS138的功能表也可以看出，当S1=0时，无论S2+S3等于0还是1，译码器都处于禁止状态，当S1=1,S2+S3=0时，译码器处于工作状态。 图 （3） 74LS138的内部原理图表 （1） 3线8线译码器 74LS138的功能表输入输出S1S2+S3A0A1A0Y0Y1Y2Y3Y4Y5Y6Y70X11111111 X 1 0 00 0 0 0 0 0XX00001111XX00110011XX0101010111011111111110111111111101111111111011111111110111111111101111111111011111111110（2） 74LS192D 同步二进制可逆计数器逻辑功能说明192 为 可 预 置 的 十 进 制 同 步 加 / 减 计 数 器，其主要电特性的典型值如下：74LS192 32MHz 95mW192 的清除端是异步的。当清除端（MR）为高电平时，不管时钟端（CPD、CPU）状态如何，即可完成清除功能。192 的预置是异步的。当置入控制端（PL）为低电平时，不管时钟CP的状态如何，输出端（Q0Q3）即可预置成与数据输入端（P0P3）相一致的状态。192 的计数是同步的，靠CPD、CPU同时加在 4 个触发器上而实现。在CPD、CPU上升作用下Q0Q3 同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用CPD或CPU，此时另一个时钟应为高电平。当计数上溢出时，进位输出端（TCU）输出一个低电平脉冲，其宽度为CPU低电平部分的低电平脉冲；当计数下溢出时，错位输出端（TCD）输出一个低电平脉冲，其宽度为CPD低电平部分的低电平脉冲。当把TCD和TCU分别连接后一级的CPD、CPU，即可进行级联。 74LS192管脚图74LS192管脚说明： 当置入控制端（PL）为低电平时，不管时钟CP的状态如何，输出端3，2，6，7即可预置成与数据输入端15，1，10，9相一致的状态。可当成输出端14为置零端 ；11为置数端。3，2，6，7为输出端；14为置零端；5为加法计数端；4为减法计数端 ；12，13分别为进.借位端。 74LS192逻辑符号图 74LS192逻辑功能表 74LS192D内部结构图（3）CC4011 与非门逻辑功能说明 CC4011是2输入正向逻辑与非门。所有输入和输出经过缓冲，改善了输入/输出传输特性，使得由于负载容量的增加而引起的传输时间的变化维持到最小。 逻辑符号 CC4011内部原理图 （4）CC4009非门 当输入为高电平时输出等于低电平，而输入为低电平时输出等于高电平。因此输出与输入的电平之间是反向关系 CC4009逻辑功能表 CC4009逻辑框图 （5） CC4030 非门 逻辑符号图 逻辑功能表CC4030是四2输入端或门，根据或门的工作原理，输入端未使用的管脚必须全部接地，输入端使用的管脚最好对地接上3K的电阻。 内部原理图 逻辑框图（6）、4518BD双十进制同步计数器引脚排列及功能： 4518BD管脚图输入 输出功能 CPREN 01加 计 数 00 加 计 数 0 保持 0 0010 1 全部为“0” 4518逻辑功能表 4518内部结构图（7）CC4081 与门 CC4081逻辑框图逻辑功能表逻辑符号 功能模块(1) 编码电路：由双时钟二进制同步可逆计数器74LS192构成，它有2个输入端，4个输出端，能进行加减计数。74LS192的特点是有两个时钟脉冲（计数脉冲）输入端CPU和CPD。在RD=0、LD1的条件下，作加计数时,令CPD1,计数脉冲从CPU输入；作减计数时，令CPU1，计数脉冲从CPD输入。此外，74LS192还具有异步清零和异步预置数的功能。当清零信号RD1时，不管时钟脉冲的状态如何,计数器的输出将被直接置零；当RD0,LD0时，不管时钟脉冲的状态如何，将立即把预置数数据输入端A、B、C、D的状态置入计数器的QA、QB、QC、QD端，称为异步预置数。图为编码电路图，不断的按动按键A、B，给电路加脉冲(2).整形电路：由与门CC4081和与非门CC4011构成。如图所示。起初，由两片CC4081构成一RS触发器，它有两个输入端R、S和两个输出端Q、Q。当R=1、S=0时，则Q=0,Q=1,触发器置1。当R=0、S=1时，则Q=1,Q=0,触发器置0，当触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q有两种互补的稳定状态。S=0,R=1使触发器置1，或称置位。因置位的决定条件是S=0,故称S 端为置1端。R=0,S=1时，使触发器置0，或称复位。同理，称R端为置0端或复位端。经RS触发器后再经与门和与非门，以达到整形的目的。（3）.译码电路：由两片3线8线译码器74LS138构成4线16线译码器。从译码器的输出Y0Y15中选9个输出经非门74LS32接灯泡，这样，当译码器输出为低电平时，灯泡的输入为高电平故电灯泡点亮。比赛准备，译码器输入为0000，Y0输出为1，中心处指示灯首先点亮，当编码器进行加法计数时，亮点向右移，进行减法计数时，亮点向左移（4）.控制电路：LD由或门CC4030和与非门CC4011构成，其作用是指示出谁胜谁负。当亮点移到任何一方的终端时，判该方为胜，此时双方的按键均宣告无效。将双方终端指示灯的正接至异或门的2个输入端，当获胜一方为“1”，而另一方则为“0”，异或门输 出为“1”，经与非门产生低电平“0”，再送到74LS192D计数器的置数端,于是计数器停止计数，处于预置状态，由于计数器数据端D0、D1、D2、D3和输出Q0、Q1、Q2、Q3对应相连，输入也就是输出，从而使计数器对脉冲不起作