锁相频率合成器的设计.doc

目录目录 摘要摘要 1 1 1 1 设计任务设计任务 2 2 2 2 锁相频率合成器的硬件设计锁相频率合成器的硬件设计 2 2 2 12 1 锁相环基本原理锁相环基本原理 2 2 2 22 2 频率合成器总体设计方案频率合成器总体设计方案 3 3 2 32 3 VCOVCO 电路设计电路设计 MAX2620 MAX2620 4 4 2 42 4 集成锁相环电路设计 集成锁相环电路设计 MB1504MB1504 6 6 2 52 5 单片机控制电路设计单片机控制电路设计 9 9 3 3 软件设计软件设计 1111 3 13 1 MB1504MB1504 数据输入设计数据输入设计 1111 3 23 2 程序流程设计程序流程设计 1313 总结总结 1515 参考文献参考文献 1616 1 锁相频率合成器的设计锁相频率合成器的设计 摘要摘要 由锁相环构成的间接式频率合成器在无线通信领域发挥着非常重要的作用 通常采用锁相频率合成器的输出信号来作为无线接收机中的本振信号 以使直接 频率调制器 频率解调器能够从输入信号中再生载波 本文锁相频率合成器的整个设计方案 包括压控振荡器 VCO 电路设计 MB1504 集成锁相环电路设计 以及单片机最小硬件系统 单片机与 MB1504 接口 电路等硬件电路设计 软件方面 以 MB1504 串行数据输入格式为标准 通过分析 MB1504 串行数据传输时序图 建立了串行通信协议 关键词关键词 频率合成器 锁相环 控振荡器 VCO 2 1 1 设计任务设计任务 设计一个基于锁相环的锁相频率合成器 2 2 锁相频率合成器的硬件设计锁相频率合成器的硬件设计 2 2 1 1 锁相环基本原理锁相环基本原理 锁相环 PLL 是一个相位跟踪系统 图 2 1 显示了最基本的锁相环方框图 它包括三个基本部件 鉴相器 PD 环路滤波器 LPF 和压控振荡器 VCO AT89C51 PD MB1504 LPF RC 滤波 VCO MAX2620 Ur t 控制信号 Ud t Uc t Uo t fvco 图 2 1 基本的锁相环方框图 设参考信号 1 式中 ur 为参考信号的幅度 r 为参考信号的载波角频率 r t 为参考信号以其载波相位 rt 为参考时的瞬时相位 若参考信号是未调载波时 则 r t 1 常数 设输出信号为 2 式中 Uo 为输出信号的振幅 o 为压控振荡器的自由振荡角频率 o t 为参考信号以其载波相位 ot 为参考时的瞬时相位 在 VCO 未受 控制前他是常数 受控之后他是时间函数 则两信号之间的瞬时相位差为 3 sin rrrr utUtt cos oooo utUtt 0000 crrrr tttttt 3 由频率和相位之间的关系可得两信号之间的瞬时频差为 4 鉴相器是相位比较器 他把输出信号 uo t 和参考信号 ur t 的相位进行比较 产 生对应于两信号相位差 e t 的误差电压 ud t 环路滤波器的作用是滤除误差 电压 ud t 中的高频成分和噪声 以保证环路所要求的性能 提高系统的稳定性 压控振荡器受控制电压 uc t 的控制 uc t 使压控振荡器的频率向参考信号的频 率靠近 于是两者频率之差越来越小 直至频差消除而被锁定 因此 锁相环的工作原理可简述如下 首先鉴相器把输出信号 uo t 和参考 信号 ur t 的相位进行比较 产生一个反应两信号的相位差 e t 大小的误差电 压 ud t ud t 经过环路滤波器的过滤得到控制电压 uc t uc t 调整 VCO 的频 率向参考信号的频率靠拢 直至最后两者频率相等而相位同步实现锁定锁定后两 信号之间的相位差表现为一固定的稳态值 即 5 此时 输出信号的频率已偏离了原来的自由频率 o 控制电压 uc t 0 时的频率 其偏移量由式 4 和式 5 得到为 6 这时输出信号的工作频率已变为 7 由此可见 通过过锁相环路的相位跟踪作用 最终可以实现输出信号与参考信号 同步 两者之间不存在频差而只存在很小稳态相差 2 22 2 频率合成器频率合成器总体设计方案总体设计方案 锁相频率合成器是基于锁相环路的同步原理 由一个高准度 高稳定度的参 考晶体振荡器 合成出许多离散频率 即将某一基准频率经过锁相环 PLL 的作 0 0 e r dtdt dtdt lim0 e t dt dt 0 0 r dt dt 00 c cr ddt tt dtdt 4 用 产生需要的频率 原理框图如图 2 2 所示 A T89C51 M 分频 鉴相器 MB1504 环路滤波器 N 分频 VCO MAX2620 f REF fi U d U c f o 图 2 2 频率合成器的原理框图 由图 2 2 可知 晶体振荡器的频率fi 经 M 固定分频后得到步进参考频率 fREF 将fREF信号作为鉴相器的基准与 N 分频器的输出进行比较 鉴相器的输出 Ud 正比与两路输入信号的相位差 Ud 经环路滤波器得到一个平均电压 Uc 控制 压控振荡器 VCO 频率fo 的变化 使鉴相器的两路输入信号相位差不断减小 直到鉴相器的输出为零或为某一直流电平 这时称为锁定 锁定后的频率为fo N 即fREF 当预置分频数 N 变化时 输出信号频率fo 随着发生变化 锁相环中的滤波器时间常数决定了跟随输入信号的速度 同时也限制了锁相 环的捕捉范围 2 32 3 VCOVCO 电路设计电路设计 MAX2620 MAX2620 MAXIM 公司的 MAX2620 是一种使用极其方便的振荡器芯片 它的内部组成原 理示意图图 2 3 所示 BLAS SUPPL VVC1 VVC2 OUT GND SHDN FDBK TNAK OUT 5 图 2 3 MAX2620 的内部组成原理图 MAX2620 提供有一个缓冲放大输出级 能够减少负载变化对振荡器频率的影 响 该芯片的供电电压范围在 2 7 5 25 V 之间 由于芯片内部设有偏置电路以 稳定其工作点 因而受电源波动的影响较小 MAX2620 内部所并具有的电源关断 能力可由 SHDN 端控制 两个互补输出 即 OUT 和 OUT 可构成两个单端输出或一 个差分输出 由于芯片采用是集电极开路输出 输出端需要上拉到 VCC 设计时 可以用电感或电阻来上拉 但是对于差分输出 两端均应采用相同的方式 对于 50 的负载 在用电感上拉时 单端输出电平可达 6 dBm 峰 峰电压为 320 mV 而用电阻上拉时 其输出可达 10 dBm 200 mV 本设计中的 MAX2620 的 两路输出中 一路输出到 MB1504 供鉴频鉴相使用 为使稳定性更好 此路用电阻 上拉 而另一路输出则经过缓冲放大 作为时钟输出 为了使其输出功率更大 该路用电感上拉 MAX2620 需要外接 RF 谐振回路以构成 VCO 电路 其电路如图 2 4 所示 此电路是一个典型的 Colpitts 电容反馈式振荡器 谐振回路在图 2 4 的左方 并经过 2 3 脚接入 主要包括电容 C3 C4 C5 和 C17 谐振电感 L1 和变容二极 管 Cvar 调谐电压经过电阻 R2 接入 SHDN 端用三针跳针分别接到 Vcc 和地 可用于控制电源的关断 以在调试中 方便的判断谐振回路是否起振 变容管可通过 C17 接入谐振回路 C17 值取为 33 pF 经过 C17 后 谐振回路 的等效 Q 将升高数倍 因此 即便采用廉价的 Q 和较低的变容管 也可设计出 Q 较 高的谐振回路 6 图 2 4 MAX2620 和外接谐振回路构成的 VCO 电路 谐振回路电感采用表面贴式谐振电感 该电感具有辐射干扰小 受分布电容 影响小 调试方便等特点 电感值选为 180 nH 当谐振频率范围为 80 88 MHz 时 其中心频率为 84 MHz 由谐振公式可得出谐振回路的总电容 CO 19 94 pF 经过 调试 VCO 电路的具体元件参数如下 R2 为 20 k 谐振电感 L1 为 180 nH C3 为 39pF C4 选 18 pF C5 选 10 pF 输出端 OUT 上拉电感 L2 选 180 nH 输出端上拉电阻 R4 可选 50 2 42 4 集成锁相环电路设计 集成锁相环电路设计 MB1504MB1504 MB1504 采用 CMOS 工艺 是一种具有吞除脉冲功能的单片串行集成锁相频率 合成器芯片 MB1504 系列包含内部振荡器 参考分频器 可编程分频器 鉴相器 锁存器 移位寄存器 双模高速前置分频器和一位控制锁存器等主要部件 只需 外接环路滤波器 压控振荡器 单片微处理器等电路即可构成一个完整频率合成 器 MB1504 具有以下特点 高工作频率 fIN MAX 520MHz VINMIN 0 20VP P 内置分频器 7 低电源电压 2 7V 5 5V 典型值 3 0V 低功耗 30mW 3 0V 520MHz 工作时 串行输入 1 8 位可编程分频器包括 二进制 7 位吞除计数器 分频比 0 到 127 二进制 1 1 位可编程计数器 分频比 1 6 到 2047 串行输入 15 位可编程的参考分频器包括 二进制 1 4 位可编程的参考计数器 分频比 8 到 16383 1 位开关计数器设置的分频器 2 种类型的相位检测器输出片上充电 双极型 充电泵的外部输出 工作温度范围宽 40 8 5 MB1504 系列的封装有两种 直插式和贴片式 其引脚排列及功能如图 2 5 所 示 图 2 5 MB1504 芯片引脚图 1 2 脚为振荡器 OSC 的接入端 可接振荡晶体或作外标频信号输入端 3 脚 VP 为充电泵电源工作电压输入端 4 脚 VCC 为芯片工作电源端 比较器电压 5 脚 DO 为充电泵源输出端 相位比较器输出 6 脚 GND 为芯片地 8 7 脚 LD 为锁定指示端 环路锁定时 LD 为高电平 失锁时 LD 为 低电平 8 脚 fin 为前置分频器输入端 也就是环路 VCO 信号输出端 9 脚 Clock 为时钟输入端 上升沿有效 时钟信号 10 脚 Data 为串行编程数据入口 11 脚 LE 为负载使能输入端 内置上拉电阻 当 LE 为高时 数据被 传送到相应的锁存器 使能端 12 脚 FC 为充电泵源输出特性设置端 当 FC 为低时 可倒置充电泵源 及相位比较器的特性 基准分频器分频比选择 13 脚 fr 为参考分频器输出信号端 基准频率 14 脚 fP 为可编程分频器输出信号端 环路锁定时 fP 应与 fr 相等 比较频率 15 脚 P 和 16 脚 r 为鉴相器输出 相位检波器双端输出 MB1504 的原理框图如图 2 6 所示 该芯片内含一个 14 位可编程参考分频器 一个分频比可选择 32 或 64 的双模前置分频器和一个 18 位的可变分频器 由 7 位的吞脉冲计数器和 11 位的可编程计数器组成 另外还包含一个鉴相器 一个 电荷泵和两个移位寄存器和锁存器 图中未画出 晶体 14 位参考 分频器 R 7 位吞脉冲 计数器 A 与 门 11 位可编 程计数器 N VCOLPF鉴相器 双模前置 分频器 P f ous fr f vco 模式控制 fo 图 2 6 MB1504 的工作原理框图 9 MB1504 中双模前置分频器的两种分频比可由模式控制信号决定 当模式控制 信号为高电平时 分频比为 P 1 当模式控制信号为低电平时 分频比为 P 双模 前置分频器的输出可同时驱动 11 位可编程计数器和 7 位吞脉冲计数器 它们的初 值分别为 N 和 A 可进行减计数 在吞脉冲计数器和可编程计数器未计数到零时 模式控制为高电平 双模前置分频器的输出频率为 fvco P 1 当输入 A P 1 个脉冲周期后 吞脉冲计数器计数达到零 模式控制电平将变为低电平 同时使 吞脉冲计数器停止计数 此时 可编程计数器离预置数还有 N A 的数值 由于这 时模式控制电平为低 分频比为 P 因此 双模前置分频器的输出频率为 fvco P 之后 再经过 N A 个计数周期后 可编程计数器计数也达到零 此时可 输出低电平将两个可编程分频器重新预置为 N 和 A 同时将模式控制恢复为高电平 并向鉴相器输出比相脉冲 当比相脉冲频率 f 与参考频率 fr 存在频差时 鉴相器 处于鉴频工作方式 此时无论频差大小 系统都输出较大的电压 而当比相脉冲 频率 f 与参考频率 fr 相等时 鉴相器转为鉴相工作方式 这种鉴频 鉴相工作方 式扩大了环路的快捕带 缩短了频率牵引过程 从而使环路快速进入相位锁定区 最终实现快捕锁定 图 2 7 MB1504 的硬件电路图 2 52 5 单片机控制电路设计单片机控制电路设计 10 2 5 1 单片机最小硬件系统 本文选用的是 AT89S51 单片机 其最小硬件系统如图 2 8 所示 主要包含四 个部分 电源电路 时钟电路 复位电路和存储器选择功能 电阻 R2 和电容 C3 构成微分电路 与单片机的复位引脚 RST 相接 实现单片机的上电自动复位 电 容 C32 C33 和晶振 6MHz 与单片机的 XTAL1 XTAL2 引脚相连接 提供 6MHz 的振 荡时钟 单片机的 20 脚接地 40 脚接 5V 电源 31 脚 EA 接高电平 表示单片机 使用的是内部存储器 不能进行外部 ROM 或 RAM 的扩展 图 2 8 单片机最小硬件系统 2 5 2 MB1504 控制电路 由于本设计要求实现的控制功能较为简单 采用功能比较简单的 AT89C51 就 可以实现 MB1504 可通过 9 脚 CLOCK 10 脚 Data 和 11 脚 LE 分别与单片机 AT89C51 的 P1 2 P1 1 P1 0 相连 其连接电路如上图 2 7 2 8 所示 其中 CLOCK 为时钟信号输入端 DATA 为数据信号输入端 LE 为数据锁存使能信号输入 端 信号是串行输入的 即每输入一个时钟脉冲到 CLOCK 脚 就有一位数据从 DATA 脚送入 MB1504 芯片内的移位寄存器 并由 LE 信号控制锁存 显示电路是采 11 用 MAX7219 显示驱动芯片 MAX7219 采用 3 线串行接口传送数据 可直接与单片 机接口相连 3 3 软件设计软件设计 3 13 1 MB1504MB1504 数据输入数据输入设计设计 图 3 1 所示为 MB1504 的数据输入格式 当 LE 为高电平时 储存在移位寄存 器内的数据被锁存到相应的锁存器中 而当 C 为高电平时 锁存到 15 位的锁存器 的设置为 14 位可编程参考分频器中的预置数 R 和前置分频器的 1 位分频比 SW 当 C 为低电平时 锁存到 18 位的锁存器中的设置则为 11 位可编程计数器中的预 置数 N 和 7 位吞脉冲计数器中的预置数 A C S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 SW C S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S16 S17 S18 参考计数器分频比 R 第 1 位 可编程计数器分频比 N 最后一位 吞脉冲计数器分频比 A 图 3 1 MB1504 的数据输入格式 根据 MB1504 的工作原理 锁相环的输出频率 fvco 的计算公式为 fvco PN A fosc R N A 式中 fosc 为外接晶体振荡器输入参考频率 P 为前置分 频器的分频比 由位 SW 决定 当 SW 为高时 P 为 32 当 SW 为低时 P 为 64 N 为 11 位可编程计数器中的预置数 范围从 16 2047 A 为 7 位吞脉冲计数器 中的预置数 范围从 0 63 R 为 14 位可编程参考分频器中的预置数 范围从 8 16383 本设计中 频率合成器的频率范围 fout 为 80 88 MHz 频率间隔 f 为 2 kHz 参考振荡器的振荡频率 fosc 为 4 096 MHz 参考频率 fr 等于合成器频率 间隔 f 2 kHz 所以参考分频比 R 为 R fosc fr 2048 中心频率为 84 MHz 的分频比 PN A fout f 为 42000 这里采用的前置分频比模式为 12 32 33 即 P 32 并由此可得 N 1312 A 16 这样 改变 N 和 A 即可改变 输出频率 而改变 N R 则可改变输出频率和频率间隔 MB1504 的串行数据输入时序如图 3 2 所示 在每个 Clock 的上升沿传送一 位数据 先发送控制位 C 当 C 1 时传送 S1 S14 的是 14 位可编程参考分频器 中的预置数 R 和前置分频器的 1 位分频比 SW 一共是 16 位数据 当 C 0 时 传送的是 11 位可编程计数器中的预置数 N 和 7 位吞脉冲计数器中的预置数 A 共计 19 位数据 在传送数据时 锁存信号 LE 0 只有当一帧数据 16 位或 19 位 传送结束时 LE 才置为高电平 将数据锁存在 MB1504 的锁存器中 图 3 2 MB1504 串行数据输入时序图 13 3 23 2 程序流程程序流程设计设计 系统软件的设计原则是便于使用和控制 实现直接键入目标频率值 通过软 件来控制频率合成器的分频比 并将合成的频率值显示出来 软件由主程序 显 示子程序 键盘扫描子程序 数制转换子程序 计算分频比子程序和串行数据传 送子程序组成 主程序的功能是 系统初始化 接收按键并做初步处理 调用各 个子程序 程序流程如图 3 3 所示 14 开始 显示初始字符 HELLO 置数据缓冲区首址 调用读键盘子程序 是否按下确认键 将键盘输入的数据存入 R5R6R7 中 调用数制转换子程序 调用显示子程序 N 调用串行数据传送子程序 调用计算分频比子程序 Y 图 3 3 程序流程图 各子程序功能如下 1 键盘扫描子程序 P0 端口作为输出口 输出扫描信号 P3 口作为输入口 把 P3 口值送累加器 A 把 A 反相并屏蔽其高四位 主程序通过调用该子程序 可 判断是否有键按下 有则消抖并判断键号 否则返回等待 2 显示子程序 首先由代码转换程序将由键盘输入的数值转换为数码管上显 示的字符的相应代码 然后使数码管以动态扫描方式显示 对所扫描的数码管逐 15 个轮流选通一定时间 并送以相应显示代码 这样既节省驱动电路 又节省电流 3 数制转换子程序 由键盘输入的数据按照 BCD 码的方式存在寄存器 R5R6R7 中 将其取出先转换为十进制数 在转换为二进制数 结果保存在 R1R2R3 中 R1 为高位字节 4 计算分频比子程序 因为分频比 D 32N A 保存在 R1 R2 R3 中的二进 制数即为 D 所以将其除以 32 得到商即为 N 余数即为 A 此程序为 24 位整数 除以 8 位整数的子程序 将除数 32 保存在 R4 中 程序运行完后 商保存在 R2 R3 中 余数保存在 R1 中 5 串行数据传送子程序 由于单片机中专用的串行通信口是按照每次 8 位数 据传送的 但此程序中需要传送的是 19 位串行码 所以不采用单片机中专用的串 行通信口 而是通过编程利用软件来模拟串行口进行串行数据传送 关键程序如下 RLC A 需要传送的数据保存在累加器 A 中 MOV P1 0 C 数据送数据线 SETB P1 1 产生同步时钟 CLR P1 1 每向 P1 0 传送一位数据 就在 P1 1 口同步产生时钟信号 来配合锁相频率