Quartus modlesim VHDL仿真.docx

Quartus ii modelsim VHDL仿真一、软件安装：Quartus ii 13 1.68G/akdlm/software/acdsinst/13.0sp1/232/ib_installers/QuartusSetup-32.exeModelSim 779M/akdlm/software/acdsinst/13.0sp1/232/ib_installers/ModelSimSetup-32.exe器件库 Cyclone 573M/akdlm/software/acdsinst/13.0sp1/232/ib_installers/cyclone-32.qdz现在进入正题，Quartus调用 modelsim 仿真。包括简单的test bench 的编写，test bench仿真脚本说详细了可以写好几本书，我也是 VHDL的初学者，这里我就不班门弄斧了。二、仿真写个简单的吧，以异步复位D触发器为例（一） 新建一个工程：File New Project Wizard Next 至此，我们已经新建了一个D触发器的工程，现在给这个工程添加文件。这样我们就新建了一个空白的 VHDL 文件，编辑代码library ieee;use ieee.std_logic_1164.all;entity d_latch isport(clk : in std_logic;rst_n : in std_logic;D: in std_logic;Q: out std_logic);end entity d_latch;architecture arch_d_latch of d_latch isbegin-进程process(clk, rst_n)begin if(rst_n = 0)thenQ = 0;elsif(clkevent and clk = 1)thenQ = D;end if;end process;end arch_d_latch;然后点保存。编译编译完成，看看一下报告一共四个管脚，只使用了一个逻辑单元。（二） 仿真脚本这里用Quartus生成一个 test bench 模板下面来编辑一下 Test Bench ，添加 时钟激励，和数据 等等打开test Bench 文件添加我们自己写的代码，这里我们需要一个时钟产生模块，和一个数据测试模块。替换的代码如下：clk_gen : processbegin clk = 0;wait for 10 ns;clk = 1;wait for 10 ns;end process clk_gen;test : processbegin-复位D = 0 ;rst_n = 0;wait for 20 ns;rst_n = 1;wait for 20 ns;-给D触发器送数据D = 1 ;wait for 20 ns;D = 0 ;wait for 20 ns;-无限等待，停止仿真wait;end process test;这里产生的时钟是 50 MHz。在时序电路仿真里，上面的时钟产生模块修改一下时钟周期，都适用。下面我们来把仿真脚本添加到工程里Ctrl +Shift+E 然后 OK OK Apply设置 Modelsim 路径OK （三） 开始仿真1、 功能仿真仿真波形如下2、 时序仿真看出和功能仿真有什么区别没D触发器的 延时为7415ps也就是说该D触发器的时钟不能超过7415ps 。三、代码附录d_latch.vhd文件library ieee;use ieee.std_logic_1164.all;entity d_latch isport(clk : in std_logic;rst_n : in std_logic;D: in std_logic;Q: out std_logic);end entity d_latch;architecture arch_d_latch of d_latch isbegin-进程process(clk, rst_n)begin if(rst_n = 0)thenQ = 0;elsif(clkevent and clk = 1)thenQ clk,D = D,Q = Q,rst_n = rst_n);clk_gen : process-时钟产生begin clk = 0;wait for 10 ns;clk = 1;wait for 10 ns;end process clk_gen;test : process-数据测试begin-复位D = 0 ;rst_n = 0;wait for 20 ns;rst_n = 1;wait for 20