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2020 1 7 1 6 2 1异步二进制计数器 6 2 2同步二进制计数器 6 2二进制计数器 返回 结束放映 2020 1 7 2 复习 时序逻辑电路的特点 寄存器分类 位二进制数码需几个触发器来存放 2020 1 7 3 6 3 1异步计数器 6 3 2同步计数器 6 3任意进制计数器 返回 结束放映 2020 1 7 4 复习 如果计数脉冲CP的频率为f0 希望得到八分频的输出波形 需几进制计数器 异步二进制计数器的构成方法 2020 1 7 5 重点 1 实现任意进制异步计数器的脉冲反馈法 2 同步计数器的分析方法 任意进制计数器是指计数器的模N不等于2n的计数器 6 3任意进制计数器 在异步二进制计数器的基础上 通过脉冲反馈或阻塞反馈来实现 6 3 1异步计数器 返回 1 脉冲反馈式 以10进制计数器为例 设计思想 通过反馈线和门电路来控制二进制计数器中各触发器的RD端 以消去多余状态 无效状态 构成任意进制计数器 2020 1 7 7 实现10进制计数器的工作原理 4位二进制加法计数器从0000到1001计数 当第十个计数脉冲CP到来后 计数器变为1010状态瞬间 要求计数器返回到0000 显然 1010状态存在的时间极短 通常只有10ns左右 可以认为实际出现的计数状态只有0000 1001 所以该电路实现了十进制计数功能 当计数器变为0000状态后 RD又迅速由0变为1状态 清零信号消失 可以重新开始计数 可令RD Q1Q3 当1010状态时Q1 Q3同时为1 RD 0 使各触发器置0 2020 1 7 8 状态转换表 表6 14十进制加法计数器状态转换表 短暂过渡状态1010 2020 1 7 9 状态转换图 图6 22十进制加法计数器状态转换图 10个稳定状态 短暂过渡状态1010 2020 1 7 10 逻辑电路图 图6 23异步十进制加法计数器 取状态1010 异步置0 仿真 2020 1 7 11 时序图 图6 24异步十进制加法计数器时序图 0000 0000 十进制 2020 1 7 12 2 阻塞反馈式 以10进制计数器为例 设计思想 通过反馈线和门电路来控制二进制计数器中某些触发器的输入端 以消去多余状态 无效状态 来构成任意进制计数器 逻辑电路图 图6 25阻塞反馈式异步十进制加法计数器 CP3 Q1 进位信号C Q3Q0 J3 Q2Q1 J1 Q3 2020 1 7 13 实现10进制计数器的计数原理 由于J1 Q3 1 计数器从0000状态到0111状态的计数 其过程与二进制加法计数器完全相同 当计数器为0111状态时 由于J1 1 J3 Q2Q1 1 若第八个CP计数脉冲到来 使Q0 Q1 Q2均由1变为0 Q3由0变为1 计数器的状态变为1000 第九个CP计数脉冲到来后 计数器的状态变为1001 同时进位端C Q0Q3 1 2020 1 7 14 第十个CP计数脉冲到来后 因为此时J1 Q3 0 从Q0送出的负脉冲 Q0由1变为0时 不能使触发器F1翻转 但是 由于J3 Q2Q1 0 K3 1 Q0能直接触发F3 使Q3由1变为0 计数器的状态变为0000 从而使计数器跳过1010 1111六个状态直接复位到0000状态 此时 进位端C由1变为0 向高位计数器发出进位信号 可见 该电路实现了十进制加法计数器的功能 仿真 2020 1 7 15 状态转换表 表6 10十进制加法计数器状态转换表 进位信号C Q3Q0 J3 Q2Q1 CP3 Q1 2020 1 7 16 状态转换图 图6 26异步十进制加法计数器状态转换图 10个有效状态构成计数环 能自启动 说明 六种无效状态 六种无效状态 自启动是指若计数器由于某种原因进入无效状态后 在连续时钟脉冲作用下 能自动从无效状态进入到有效计数状态 2020 1 7 17 6 3 2同步计数器 返回 分析步骤 1 写驱动方程和输出方程 2 将驱动方程代入触发器的特性方程 求出电路的状态方程 Qn 1表达式 3 画出相应的Qn 1卡诺图 然后画计数器的状态卡诺图 4 列计数器的状态转换表 并画状态转换图和时序图 5 说明计数器的逻辑功能 下面介绍同步计数器的分析方法 计数器的分析 根据给定的逻辑电路图 分析计数器状态和它的输出在输入信号和时钟信号作用下的变化规律 2020 1 7 18 图6 27同步计数器电路 例6 1试分析图6 27所示计数器的逻辑功能 解 1 根据给定的逻辑图写出驱动方程和输出方程J K 驱动方程 Y 输出方程 2020 1 7 19 解 1 根据给定的逻辑图写出驱动方程和输出方程 2 将驱动方程代入JK触发器的特性方程 可以得到各触发器的状态方程 2020 1 7 20 3 填Qn 1卡诺图及计数器的状态卡诺图 图6 28计数器的状态卡诺图 a Q2n 1卡诺图 b Q1n 1卡诺图 c Q0n 1卡诺图 d 计数器的状态卡诺图 2020 1 7 21 4 列出状态转换表 表6 11例6 1电路的状态转换表 2020 1 7 22 画状态转换图 图6 29例6 1电路的状态转换图 能自启动 7个有效状态构成计数环 2020 1 7 23 画时序图 即工作波形图 图6 30例6 1电路的时序图 2020 1 7 24 5 说明计数器的逻辑功能 是一个同步七进制加法计数器 Y为进位脉冲 能够自启动 仿真 2020 1 7 25 作业题 返回 计数器 用以统计输入时钟脉冲CP个数的电路 计数器的分类 6 2二进制计数器 1 按计数进制分二进制计数器 按二进制数运算规律进行计数的电路称作二进制计数器 十进制计数器 按十进制数运算规律进行计数的电路称作十进制计数器 任意进制计数器 二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器 二进制计数器是结构最简单的计数器 但应用很广 2020 1 7 27 2 按数字的变化规律加法计数器 随着计数脉冲的输入作递增计数的电路称作加法计数器 减法计数器 随着计数脉冲的输入作递减计数的电路称作减法计数器 加 减计数器 在加 减控制信号作用下 可递增计数 也可递减计数的电路 称作加 减计数器 又称可逆计数器 也有特殊情况 不作加 减 其状态可在外触发控制下循环进行特殊跳转 状态转换图中构成封闭的计数环 3 按计数器中触发器翻转是否同步分异步计数器 计数脉冲只加到部分触发器的时钟脉冲输入端上 而其它触发器的触发信号则由电路内部提供 应翻转的触发器状态更新有先有后的计数器 称作异步计数器 同步计数器 计数脉冲同时加到所有触发器的时钟信号输入端 使应翻转的触发器同时翻转的计数器 称作同步计数器 2020 1 7 28 异步计数器的计数脉冲没有加到所有触发器的CP端 当计数脉冲到来时 各触发器的翻转时刻不同 分析时 要特别注意各触发器翻转所对应的有效时钟条件 异步二进制计数器是计数器中最基本最简单的电路 它一般由接成计数型的触发器连接而成 计数脉冲加到最低位触发器的CP端 低位触发器的输出Q作为相邻高位触发器的时钟脉冲 6 2 1异步二进制计数器 返回 2020 1 7 29 1 异步二进制加法计数器 必须满足二进制加法原则 逢二进一 1 1 10 即Q由1 0时有进位 组成二进制加法计数器时 各触发器应当满足 每输入一个计数脉冲 触发器应当翻转一次 即用T 触发器 当低位触发器由1变为0时 应输出一个进位信号加到相邻高位触发器的计数输入端 2020 1 7 30 图6 123位异步二进制加法计数器 仿真 1 JK触发器构成的3位异步二进制加法计数器 用CP脉冲下降沿触发 电路组成 工作原理 2020 1 7 31 计数器的状态转换表 表6 53位二进制加法计数器状态转换表 2020 1 7 32 时序图 图6 133位二进制加法计数器的时序图 2020 1 7 33 状态转换图 图6 143位二进制加法计数器的状态转换图 圆圈内表示Q2Q1Q0的状态 用箭头表示状态转换的方向 2020 1 7 34 结论 如果计数器从000状态开始计数 在第八个计数脉冲输入后 计数器又重新回到000状态 完成了一次计数循环 所以该计数器是八进制加法计数器或称为模8加法计数器 如果计数脉冲CP的频率为f0 那么Q0输出波形的频率为1 2f0 Q1输出波形的频率为1 4f0 Q2输出波形的频率为1 8f0 这说明计数器除具有计数功能外 还具有分频的功能 2020 1 7 35 图6 15由D触发器构成的3位异步二进制加法计数器 a 电路图 b 时序图 仿真 2 由D触发器构成的3位异步二进制加法计数器 用CP脉冲上升沿触发 2020 1 7 36 2 异步二进制减法计数器 必须满足二进制数的减法运算规则 0 1不够减 应向相邻高位借位 即10 1 1 组成二进制减法计数器时 各触发器应当满足 每输入一个计数脉冲 触发器应当翻转一次 即用T 触发器 当低位触发器由0变为1时 应输出一个借位信号加到相邻高位触发器的计数输入端 2020 1 7 37 图6 163位异步二进制减法计数器 a 逻辑图 b 时序图 仿真 1 JK触发器组成的3位异步二进制减法计数器 用CP脉冲下降沿触发 2020 1 7 38 表6 63位二进制减法计数器状态表 2020 1 7 39 图6 173位异步二进制减法计数器的状态转换图 圆圈内表示Q2Q1Q0的状态 用箭头表示状态转换的方向 2020 1 7 40 图6 18由D触发器构成的3位异步二进制减法计数器 仿真 2 D触发器构成的3位异步二进制减法计数器 用CP脉冲上升沿触发 2020 1 7 41 异步二进制计数器的构成方法可以归纳为 N位异步二进制计数器由N个计数型 T 触发器组成 若采用下降沿触发的触发器加法计数器的进位信号从Q端引出减法计数器的借位信号从Q端引出 若采用上升沿触发的触发器加法计数器的进位信号从Q端引出减法计数器的借位信号从Q端引出 N位二进制计数器可以计2N个数 所以又可称为2N进制计数器 2020 1 7 42 异步二进制计数器的优点 电路较为简单 缺点 进位 或借位 信号是逐级传送的 工作频率不能太高 状态逐级翻转 存在中间过渡状态 状态从111 000的过程 111 110 100 000 2020 1 7 43 6 2 2同步二进制计数器 返回 同步计数器中 各触发器的翻转与时钟脉冲同步 同步计数器的工作速度较快 工作频率也较高 1 同步二进制加法计数器 1 设计思想 所有触发器的时钟控制端均由计数脉冲CP输入 CP的每一个触发沿都会使所有的触发器状态更新 应控制触发器的输入端 可将触发器接成T触发器 当低位不向高位进位时 令高位触发器的T 0 触发器状态保持不变 当低位向高位进位时 令高位触发器的T 1 触发器翻转 计数加1 2020 1 7 44 2 当低位全1时再加1 则低位向高位进位 1 1 111 1 100111 1 10001111 1 10000 可得到T的表达式为 T0 J0 K0 1T1 J1 K1 Q0T2 J2 K2 Q1Q0T3 J3 K3 Q2Q1Q0 2020 1 7 45 表6 74位二进制加法计数器的状态转换表 2020 1 7 46 图6 194位同步二进制加法计数器的时序图 2020 1 7 47 图6 204位同步二进制加法计数器 T0 J0 K0 1T1 J1 K1 Q0T2 J2 K2 Q1Q0T3 J3 K3 Q2Q1Q0 仿真 2020 1 7 48 2 同步二进制减法计数器 1 设计思想 所有触发器的时钟控制端均由计数脉冲CP输入 CP的每一个触发沿都会使所有的触发器状态更新 应控制触发器的输入端 可将触发器接成T触发器 当低位不向高位借位时 令高位触发器的T 0 触发器状态保持不变 当低位向高位借位时 令高位触发器的T 1 触