实验二 含异步清零和同步使能的加法计数器.doc

实验二 含异步清零和同步使能的加法计数器一、 实验目的1、 了解二进制计数器的工作原理。2、 进一步熟悉QUARTUSII软件的使用方法和VHDL输入。3、 时钟在编程过程中的作用。二、 实验原理二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下：在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。其工作时序如图3-1所示：图3-1 计数器的工作时序三、 实验内容本实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示使能端信号，用复位开关S1表示复位信号，用LED模块的LED1LED11来表示计数的二进制结果。实验LED亮表示对应的位为1，LED灭表示对应的位为0。通过输入不同的值模拟计数器的工作时序，观察计数的结果。实验箱中的拨动开关、与FPGA的接口电路，LED灯与FPGA的接口电路以及拨动开关、LED与FPGA的管脚连接在实验一中都做了详细说明，这里不在赘述。数字时钟信号模块的电路原理如图3-2所示，表3-1是其时钟输出与FPGA的管脚连接表。图3-2 数字时钟信号模块电路原理信号名称对应FPGA管脚名说明DIGITAL-CLKA14数字时钟信号送至FPGA的A14表3-1 数字时钟输出与FPGA的管脚连接表按键开关模块的电路原理如图3-3所示，表3-2是按键开关的输出与FPGA的管脚连接表。图3-3 按键开关模块电路原理信号名称FPGA I/O名称核心板接口管脚号功能说明S0PIN_AF5JP1_91S1 SwitchS1PIN_AH6JP1_93S2 SwitchS2PIN_AH7JP1_95S3 SwitchS3PIN_AH8JP1_97S4 SwitchS4PIN_AG10JP1_99S5 SwitchS5PIN_AG11JP1_101S6 SwitchS6PIN_AH14JP1_90S7 SwitchS7PIN_AG7JP1_92S8 SwitchS8PIN_AG8JP1_94S9 SwitchS9PIN_AF9JP1_96S10 SwitchS10PIN_AH10JP1_98S11 SwitchS11PIN_AH11JP1_100S12 Switch表3-2 按键开关与FPGA的管脚连接表四、 实验步骤1、 打开QUARTUSII软件，新建一个工程。2、 建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。3、 按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。4、 编写完VHDL程序后，保存起来。方法同实验一。5、 对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。6、 编译仿真无误后，依照拨动开关、LED与FPGA的管脚连接表（表1-1、表1-2）或参照附录进行管脚分配。表3-3是示例程序的管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。端口名使用模块信号对应FPGA管脚说 明CLK数字信号源PIN_A14时钟为1HZEN拨动开关K1PIN_AH12使能信号RET按键开关S1PIN_AF5复位信号CQ0LED灯LED1PIN_AE8计数输出CQ1LED灯LED2PIN_J22CQ2LED灯LED3PIN_M24CQ3LED灯LED4PIN_L24CQ4LED灯LED5PIN_L23CQ5LED灯LED6PIN_H23CQ6LED灯LED7PIN_H24CQ7LED灯LED8PIN_F24CQ8LED灯LED9PIN_E24CQ9LED灯LED10PIN_F22CQ10LED灯LED11PIN_E22COUTLED灯LED12PIN_F21COUT为进位信号表3-3 端口管脚分配表7、 用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编程思想一致。五、 实验现象与结果以设计的参考示例为例，当设计文件加载到目标器件后，将数字信号源的时钟选择为1HZ，使拨动开关K1置为高电平（使拨动开关向上），四位LED会按照实验原理中依次被点亮，当加法器加到9时，LED12（进位信号）被点亮。当复位键（按键开关的S1键）按下后，计数被清零。如果拨动开关K1置为低电平（拨动开关向下）则加法器不工作。六、 实验报告1、 绘出仿真波形，并作说明。2、 写出在VHDL编程过程中需要说明的规则。3、 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。4、 改变时钟频率，看实验现象会有什么改变，试解释这一现象。实验代码：/二进制计数器，时间间隔是1smodule counter (Clk, Rst_n, En_n, Cout, led) ;input Clk; /系统时钟1Hzinput Rst_n; /全局复位，低电平有效input En_n; /使能信号，高电平有效output Cout; /进位信号output 3:0 led; reg 3:0 led;reg Cout;/同步使能，异步清零always (posedge Clk, negedge Rst_n)begin if(Rst_n = 1b0)beginled = 4d0;Cout = 1b0;endelse if(En_n = 1b1)beginif(led = 4b1001)beginCout = 1b1;led = 4d0;endelseled = led +1