EDAS设计DS1302.doc

DS1302控制寄存器的设计一、总体的设计框图其中包括移位寄存器、计数器、控制器，各部分的引脚及功能如下：1）计数器加到16复为0，当n=8时，n8变为1，否则为0。2）移位寄存器clk：时钟脉冲；n8：当n=8时为1；rst：复位信号；indata：输入数据；z：选择dataio是作为输入口还是输出口；enwr：写入使能；n4:0:输入计数器的值；inone：输入命令字；dataout：数据输出；dataio：数据双向口；command0：命令字最低位；command6：命令字第六位；command7：命令字第七位；command15：命令字第一道第五位；3）控制器command0：命令字最低位，若为1则读，若为0则写；command6：命令字第六位，若为1则存取RAM数据，若为0则存取日历时钟数据；command7：命令字第七位，若为0，则写保护；command15：命令字第一至五位，表示操作单元的地址；ram_wr:写ram；ram_rd：读ram；ck_rd：读时钟数据；ck_wr：写时钟数据；enwr：若en=0，则写保护；二、基本原理及算法流程图首先通过移位寄存器将控制字写入，通过计数器计数值判断是否已经写完8位，然后控制器通过控制字来进行对数据的存取。三、各部分程序以及仿真1）计数器module countermy (sclk,rst,n,n8);input sclk;input rst;output reg 4:0n;output reg n8;always (posedge sclk)begin if (rst=0) n=0; else begin n=8) n8=1; else n8=0; if (n=15) n=0; end endendmodule2）移位寄存器module reg_shift(clk,indata,z,dataout,n8,enwr,dataio,rst,n,inone,command0,command6,command7,command15);input clk;input rst;input 4:0n;input inone;/输入一位命令字input indata;input z;/shu ru huo shu chuinput n8;input enwr;output reg command0;output reg command6;output reg command7;output reg 4:0command15; output reg dataout;inout dataio;reg dataio2;reg q;reg 7:0command;assign dataio=(!z)?dataio2:1bz;always(posedge clk)begin if(rst=0) command=8b0; else begin if (n=8) command=inone,command7:1; else if(enwr=1) begin command0=command0; command6=command6; command7=command7; command15=8) begin if (command0=0)/读数据，数据出去 /if (command6=0)/存取日历时钟数据 /else /存取RAM数据 /dataout=inone,dataout7:1; begin / dataio3=dataio2; if(!z) begin dataio2=indata; /dataout=1bz; end else begin dataio2=dataio; /dataout=dataio2; end /dataio2=dataio3; end endendendmodule3）控制器module control(command0,command6,command7,clk,rst,ram_wr,ram_rd,ck_wr,ck_rd,enwr);input command0;input command6;input command7;input clk;input rst;output reg ram_wr;output reg ram_rd;output reg ck_wr;output reg ck_rd;output reg enwr;always (posedge clk)begin if (rst=0) ram_wr,ram_rd,ck_wr,ck_rd=4b0; else enwr=0; case (command7,command6,command0) 3b100:begin ram_wr=0;ram_rd=0;ck_wr=1;ck_rd=0; end 3b101:begin ram_wr=0;ram_rd=0;ck_wr=0;ck_rd=1; end 3b110:begin ram_wr=1;ram_rd=0;ck_wr=0;ck_rd=0; end 3b111:begin ram_wr=0;ram_rd=1;ck_wr=0;ck_rd=0; end default: begin enwr=0;ram_wr=0;ram_rd=1;ck_wr=0;ck_rd=0; end endcaseendendmoduleComm