一个16bit字中两个相邻1之间最大间隙的电路verilog.doc

设计一个能求出一个16bit字中两个相邻1之间最大间隙的电路。完成HDL设计及testbench描述，给出综合后的时序仿真结果。提交纸质文档。系统化分为状态机控制器和数据通路，信号的接口关系如图(a)所示：数据通路包括一个位计数器（k）、一个存储寄存器（tmp）、一个间隙寄存器（Gap）。控制器产生的控制信号包括： flush_tmp：清空tmp寄存器 incr_tmp： 增加tmp寄存器 store_tmp：用tmp加载Gap incr_k： 增加k计数器Verilog 代码：module gap(data,clk,rst,gap);input clk,rst;input 15:0 data;output 3:0 gap;reg 3:0 gap,tmp,k;reg flush_tmp,store_tmp,incr_k,incr_tmp;parameter s_idle=0,s_1=1,s_2=2,s_done=3;reg1:0 state,next_state;wire Bit=datak;always (posedge clk,posedge rst)if(rst)state=s_idle;else stategap)begin store_tmp=1;next_state=s_done;endelse next_state=s_done;else next_state=s_done;else begin if(Bit)if(tmpgap)begin store_tmp=1;next_state=s_1;incr_k=1;flush_tmp=1;end else begin flush_tmp=1;incr_k=1;end else begin incr_tmp=1;incr_k=1;next_state=s_2;endend s_done : begin next_state=s_idle;incr_k=1;end default :next_state=s_idle;endcaseendalways (posedge clk,posedge rst)beginif(rst)begink=0;tmp=0;gap=0;endelse beginif(flush_tmp) tmp=0;if(store_tmp) gap=tmp;if(incr_k)k=k+1;if(incr_tmp) tmp=tmp+1;end endendmoduletest-bench：timescale 1 ns/ 1 psmodule gap_vlg_tst();reg clk;reg 15:0 data;reg rst; wire 3:0 gap; gap i1 ( .clk(clk),.data(data),.gap(gap),.rst(rst);initial begin rst=1;clk=0;#10 rst=0;data=16b1000_0000_0010_0001; #640 rst=1; data=16b1000_0000_0000_0001;#10 rst=0;#640 rst=1; data=16b1000_1110_0010_0001;#10 rst=