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模拟电路试题一二极管1.如图所示电路中，已知电源电压 E=4V 时,I=1mA。那么当电源电压 E=8V 时 , 电流I的大小将是_2.稳压管通常工作于_，来稳定直流输出电压截止区 正向导通区 反向击穿区 3. 由二极管的伏安特性可知，二极管的管压降越高，二极管的电阻越 _大 小 不变 4. 对于稳定电压为 10V 的稳压管，当环境温度升高时，其稳定电压将 _升高 降低 不变 二三极管1. 1.晶体管能够放大的外部条件是_发射结正偏，集电结正偏发射结反偏，集电结反偏发射结正偏，集电结反偏2. 在共射、共集和共基三种基本放大电路中，输出电阻最小的是 _ 放大电路。 共射极 共集电极 共基极 3.已知右图所示放大电路中的RB=100k，RC=1.5k，Vcc=12V ,晶体管的=80， UBE=0.6V。则可以判定，该晶体管处于_ 放大状态 饱和状态 截止状态 4. 射极输出器无放大 _ 的能力。 电压 电流 功率 三场效应管1. 当场效应管工作于放大区时，耗尽型场效应管ID的数学表达式为：_2. 场效应管是一种_控制型的电子器件。 电流 光 电压 四集成运算放大器1. 在下图示电路中,设A为理想运放,已知运算放的最大输出电压UOm=12V，当UI= 8V时，UO= -12V 12V -16V 2. 差分放大电路能够 _ 。 提高输入电阻 降低输出电阻 克服温漂 3. 差分放大电路的共模抑制比 KCMR的定义是 _ 之比。 差模输入信号与共模输入信号 差模输出信号与共模输出信号 差模放大倍数与共模放大倍数（绝对值） 4. 若输入电压保持不变，但不等于零，则 _ 电路的输出电压等于零。 减法 积分 微分 5. 图示电路中，设 A 为理想运放，则 UO与 UI的关系为( ) UO=UI五信号发生器1. 在正弦振荡电路中，能产生等幅振荡的幅度条件是 _ 2. 电路如右图所示，设运放是理想器件，C=0.01F,R1=R=10k，为使该电路能产生正弦波，则要求_ 可调） 可调） 可调） 3. 在右图示电路中，谐振回路由 _ 元件组成 图 8.3.1L1,C1 L2,C2 L1,C1,C34. 在上题图示电路中，电路的谐振频率fo=_ 六功率放大电路1. 在右图示 功率放大电路中。二极管 D1和D2的作用是 _ 。 增大输出功率 消除交越失真 减小三极管的穿透电流 2. .为了消除交越失真，应当使功率放大电路工作在 _ 状态。 甲类 甲乙类 乙类 3. 设计一个输出功率为 20W 的功放电路，若用乙类互补对称功率放大，则每只功放管的最大允许功耗Pcm至小应有 _ 。 8W 4W 2W 4. 甲类功率放大电路的输出功率越大，则功放管的管耗 。 不变 越大 越小 七直流稳压电源1在右图所示桥式整流电容滤波电路中，若二极管具有理想的特性， 那么，当U2=14.14sinwtV,RL=10k,C=50微法 (1）电路输出电压为_ 。 9 10 12 (2）电路输出电流为_ mA 。 0.9 1 1.2 (3）流过每个二极管的平均电流为_ mA 。 0.45 0.5A 0.6 (5）二极管的最高反向电压_ 。 13.13V 10V 9V 2.由硅稳压二极管构成的稳压电路，其接法是_ 稳压二极管与负载电阻串联稳压二极管与负载电阻并联 限流电阻与稳压二极管串联后，负载电阻再与稳压二极管并联数字电路试题1、USB线有几芯？分别起什么作用？传输速度是多少？能传输多远距离？2、NAND FLASH是什么？与NOR FLASH相比它有什么特点？3、画出或门电路的真值表。如图：4.什么是Setup TIME（建立时间）和HOLD TIME(保持时间)？转载请注明文章来源：笔试网 专业的笔试、面试资料搜索网站,原文网址:/shiti.aspx?id=4874681、FPGA和ASIC的概念，他们的区别。答：FPGA是可编程ASIC。ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。2、建立时间（setup time）与保持时间（hold time）意思？答：建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。 如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability（亚稳态）的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。3、什么是竞争与冒险现象？怎样判断？如何消除？答：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。4、同步电路和异步电路的区别是什么？答：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。5、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？答：MOS场效应管即金属-氧化物-半导体型场效应管，英文缩写为MOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor），属于绝缘栅型。其主要特点是在金属栅极与沟道之间有一层二氧化硅绝缘层，因此具有很高的输入电阻（最高可达1015）。它也分N沟道管和P沟道管，符号如图1所示。通常是将衬底（基板）与源极S接在一起。根据导电方式的不同，MOSFET又分增强型、耗尽型。所谓增强型是指：当VGS=0时管子是呈截止状态，加上正确的VGS后，多数载流子被吸引到栅极，从而“增强”了该区域的载流子，形成导电沟道。耗尽型则是指，当VGS=0时即形成沟道，加上正确的VGS时，能使多数载流子流出沟道，因而“耗尽”了载流子，使管子转向截止。 PNP与NPN的区别在表面上是以PN结的方向来定义的，实际上是以三极管的结构材料来区分的。PNP是两边的棒料是镓，中间的是硅。镓是第三主族的元素，其核外为三个电子，硅是第四主族的元素，其核外有四个电子，这样在两个PN的方向上的顺序是PNN的关系；相反NPN是两边的材料是硅，中间的是镓，形成的PN结顺序为NPN的关系。 顺便说明：P的意思是在PN结上缺少电子，以空穴为主导电的材料，也叫P型材料；N的意思是在PN结上有多余的电子，以电子为主导电的材料，也叫N型材料。1、同步电路和异步电路的区别是什么？异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如触发器，当上升延到来时，寄存器把端的电平传到输出端。在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。2、什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性-因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）4、什么是Setup 和Holdup时间？5、setup和holdup时间,区别.6、解释setup time和hold time的定义和在时钟信号延迟时的变化。7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题）时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。9、什么是竞争与冒险现象？怎样判断？如何消除？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电容。三是增加选通电路在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。cmos的高低电平分别为:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。2、OC门电路必须加上拉电阻，以提高输出的搞电平值。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理/OC门电路必须加上拉电阻，以提高输出的搞电平值。OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平在有时我们用OC门作驱动（例如控制一个LED）灌电流工作时就可以不加上拉电阻OC门可以实现“线与”运算OC门就是 集电极开路输出总之加上拉电阻能够提高驱动能力。什么是OC门？OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector（Open Drain）。为什么引入OC门？ 实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路-OC门来实现“线与逻辑”。OC门主要用于3个方面： 1、实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。 2、线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。 用OC门实现线与，应同时在输出端口应加一个上拉电阻。 3、 三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。11、如何解决亚稳态。亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：1降低系统时钟频率2用反应更快的FF3引入同步机制，防止亚稳态传播4改善时钟质量，用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。亚稳态寄存用d只是一个办法，有时候通过not，buf等都能达到信号过滤的效果12、IC设计中同步复位与异步复位的区别。同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、MOORE 与 MEELEY状态机的特征。Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化. Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这14、多时域设计中,如何处理信号跨时域。不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。我们可以在跨越Clock Domain时加