逻辑与计算机设计基础.doc

专 业 信息安全 班 级 学 号 姓 名 电 话 2017 逻辑与计算机设计基础逻辑与计算机设计基础 实验报告实验报告 QQ 号 完成日期 2017 5 15 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 I 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 目 录 1 1组合逻辑电路的设计组合逻辑电路的设计 1 1 1设计要求 1 1 2方案设计 2 1 3 思考题 8 1 4 心得体会 9 2 2同步时序逻辑电路的设计同步时序逻辑电路的设计 10 2 1设计要求 10 2 2方案设计 11 2 3 思考题 23 2 4 心得体会 24 3运算器实验运算器实验 26 3 1设计要求 26 3 2方案设计 27 3 3实验步骤 33 3 4故障与调试 35 3 5测试与分析 36 4存储存储器器实验实验 39 4 1设计要求 39 4 2方案设计 40 4 3实验步骤 46 4 4故障与调试 48 4 5测试与分析 48 5CPU 实验实验 54 II 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 5 1设计要求 54 5 2方案设计 55 5 3实验步骤 67 5 4故障与调试 69 5 5测试与分析 70 6总结与心得总结与心得 73 6 1实验总结 73 6 2实验心得 74 参考文献参考文献 76 0 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 1 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 1组合逻辑电路的设计 1 1 设计要求 1 1 一位全加 一位全加 全减法器的实现全减法器的实现 设计一个全加全减法器 电路有四个输入 M A B 和 Cin 两个输出 S 和 Co 要求如下 1 M 0 时 电路实现加法运算 输入端 A B 和 Cin分别为被加数 加数和来 自低位的进位 输出 S 和 Co为本位和和向高位的进位 2 M 1 时 电路实现减法运算 输入端 A B 和 Cin分别为被减数 减数和来 自低位的借位 输出 S 和 Co为本位差和向高位的借位 2 2 舍入与奇偶检测电路的设计 舍入与奇偶检测电路的设计 设计一个舍入与奇偶检测电路 该电路输入为 8421 码 输出为 F1和 F2 要求如 下 F1为四舍五入的输出信号 F2为奇偶检测输出信号 当电路检测到输入的代码大 于或等于 5 10时 输出 F1 1 否则 F1 0 当输入代码中的 1 的个数为奇数时 输出 F2 1 否则 F2 0 3 3 四路选择器的实现 四路选择器的实现 设计一个四路选择器 含有三态输出 电路有 7 个输入端 A1 A0 D0 D1 D2 D3 一个输出端 Y 要求如下 OE 为使能控制端 A1 A0为数据选择控制端 D0 D1 D2 D3为数据输入端 OE 当时 电路不工作 输出为高阻状态 1 OE 当时 电路工作 输出 Y 由 A1 A0决定 即 0 OE 当 A1A0 00 时 Y D0 当 A1A0 01 时 Y D1 当 A1A0 10 时 Y D2 2 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 当 A1A0 11 时 Y D3 4 选用适当的逻辑电路与触发器 设计一个实验展示组合逻辑电路险像的电路 并 设计电路消除险像 1 2 方案设计 1 1 一位全加 一位全加 全减法器的设计方案全减法器的设计方案 A A 建立给定问题的逻辑描述 建立给定问题的逻辑描述 MABCSC1 000000 000110 001010 001101 010010 010101 011001 011111 100000 100111 101011 101101 110010 110100 111000 111111 表表 1 11 1 一位全加一位全加 全减法器真值表全减法器真值表 3 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 B B 求出逻辑函数的最简表达式 求出逻辑函数的最简表达式 S A B C A B C A B C A B C C1 B C M A C M A B M A C M A B C C 选择实验给定的逻辑门进行逻辑函数的变换 选择实验给定的逻辑门进行逻辑函数的变换 由于逻辑电路使用了与门 非门 或门 所以根据逻辑门变换得到的逻辑函数由于逻辑电路使用了与门 非门 或门 所以根据逻辑门变换得到的逻辑函数 为 为 S A B C A B C A B C A B C C1 B C M A C M A B M A C M A B D D 给出 给出 logisim logisim 软件绘制的电路图 经过仿真验证基本正确 软件绘制的电路图 经过仿真验证基本正确 图图 1 11 1 一位全加一位全加 全减法器全减法器 2 舍入与奇偶检测电路的设计方案 A A 建立给定问题的逻辑描述 建立给定问题的逻辑描述 4 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 A3A2A1A0F1F2 ER 二极 管 0000000 0001010 0010010 0011000 0100010 0101100 0110100 0111110 1000100 1001110 1010001 1011001 1100001 1101001 1110001 1111001 表表 1 21 2 舍入与奇偶检测电路真值表舍入与奇偶检测电路真值表 B B 求出逻辑函数的最简表达式 求出逻辑函数的最简表达式 F1 A3 A2 A0 A3 A2 A1 A3 A2 A1 F2 A2 A1 A0 A3 A2 A1 A0 A3 A2 A1 A0 A3 A2 A1 A0 ER A3 A1 A3 A2 C C 选择实验给定的逻辑门进行逻辑函数的变换 选择实验给定的逻辑门进行逻辑函数的变换 由于逻辑电路使用了与门 非门 或门 所以根据逻辑门变换得到的逻辑函数由于逻辑电路使用了与门 非门 或门 所以根据逻辑门变换得到的逻辑函数 为 为 5 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 F1 A3 A2 A0 A3 A2 A1 A3 A2 A1 F2 A2 A1 A0 A3 A2 A1 A0 A3 A2 A1 A0 A3 A2 A1 A0 ER A3 A1 A3 A2 D D 给出 给出 logisim logisim 软件绘制的电路图 经过仿真验证基本正确 软件绘制的电路图 经过仿真验证基本正确 图图 1 21 2 舍入与奇偶检测电路舍入与奇偶检测电路 3 3 四路选择器 含有三态输出 的设计方案 四路选择器 含有三态输出 的设计方案 A A 建立给定问题的逻辑描述 建立给定问题的逻辑描述 OEA1A0D0D1D2D3Y 1ddddddx 000ddddD0 6 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 001ddddD1 010ddddD2 011ddddD3 表表 1 31 3 四路选择器 含有三态输出 真值表四路选择器 含有三态输出 真值表 B B 求出逻辑函数的最简表达式 求出逻辑函数的最简表达式 Y OE x OE A1 A0 D0 A1 A0 D1 A1 A0 D2 A1 A0 D3 其中 x 表示输出高阻抗 C C 选择实验给定的逻辑门进行逻辑函数的变换 选择实验给定的逻辑门进行逻辑函数的变换 由于逻辑电路使用了与门 非门 或门 所以根据逻辑门变换得到的逻辑函数由于逻辑电路使用了与门 非门 或门 所以根据逻辑门变换得到的逻辑函数 为 为 Y OE x OE A1 A0 D0 A1 A0 D1 A1 A0 D2 A1 A0 D3 其中 x 表示输出高阻抗 D D 给出 给出 logisim logisim 软件绘制的电路图 经过仿真验证基本正确 软件绘制的电路图 经过仿真验证基本正确 图图 1 3 11 3 1 四路选择器 含三态 子电路四路选择器 含三态 子电路 7 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 图图 1 3 21 3 2 四路选择器 含三态 主电路四路选择器 含三态 主电路 4 4 能再现与消除组合逻辑电路险像的设计方案 能再现与消除组合逻辑电路险像的设计方案 A A 根据题目可以设置一个根据题目可以设置一个 0 0 型险象 其核心表达式为型险象 其核心表达式为 1 A A 1 A A B B 由于由于 A A 与与 A A 都是由输入都是由输入 A A 而变化得来 但是由而变化得来 但是由 A A 到到 A A 要经过一个非门 所要经过一个非门 所 以相对于以相对于 A A 到到 A A 会存在一个逻辑非门的时延 会存在一个逻辑非门的时延 C C 因为存在一个时延 所以当某次因为存在一个时延 所以当某次 A A 由低电平由低电平 0 0 变为高电平变为高电平 1 1 会在很短一段时会在很短一段时 间时间内间时间内 A A 的值没有变为的值没有变为 1 1 而是为而是为 0 0 所以此时所以此时 A A 0 A A 0 那么如果这个低电平能那么如果这个低电平能 够表现出来 则形成了够表现出来 则形成了 0 0 型险象型险象 D D 由于在或门输出的信号的连续的高电平在某处或门会突然输出低电平信号 由于在或门输出的信号的连续的高电平在某处或门会突然输出低电平信号 所以 在由高电平变为低电平再变为高电平的过程中必会经过一个上升沿 所以所以 在由高电平变为低电平再变为高电平的过程中必会经过一个上升沿 所以 我们只需要通过一个上升沿控制的我们只需要通过一个上升沿控制的 D D 触发器就能获得这个触发器就能获得这个 0 0 型险象的信号 型险象的信号 E E 下图就是出现了下图就是出现了 0 0 型险象的电路图 型险象的电路图 图图 1 4 11 4 1 具有且能显示具有且能显示 0 0 型险象的电路型险象的电路 8 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 由于这是一个上升沿控制的由于这是一个上升沿控制的 D D 型触发器 当改变输入型触发器 当改变输入 A A 如果 如果 D D 型触发器的次态型触发器的次态 由由 0 0 变为变为 1 1 那么就表明出现了 那么就表明出现了 0 0 型险象 型险象 F F 消除消除 0 0 型险象的方法为增加一个冗余电路 下图型险象的方法为增加一个冗余电路 下图 B B 就是增加的冗余项 就是增加的冗余项 使 使 得当或门的两个输入为得当或门的两个输入为 0 0 时 输出仍然为时 输出仍然为 1 1 所以我们只需要将两输入的或门变 所以我们只需要将两输入的或门变 为三输入的或门并且持续输入为为三输入的或门并且持续输入为 1 1 就可以了 就可以了 图图 1 4 21 4 2 消除消除 0 0 型险象的电路型险象的电路 1 31 3 思考题思考题 1 化简包含无关条件的逻辑函数时应注意什么 我认为化简包含无关项的逻辑函数最应该注意的一点就是不能为了结果表达式的简 单而随意使用无关项 因为如果我们不谨慎使用无关项 那么结果表达式的某一种 或者某几种输入可能导致电路有错误的输出 当电路比较重要的时候 如果随意使 用无关项而不注意后果 甚至可能造成很大的损失 所以 化简包含无关项的逻辑 函数时应该最后验证最终结果表达式的输入不会造成错误的或者有危害性的输出 2 谈谈在实验过程中使用 logisim 的感受 Logisim 给我最大的感受的就是功能很强大 通过这次实验 我更加深入的了解了 logisim 在编写电路的过程中 logisim 能给我非常大的帮助 而且 logisim 编出来 的电路布局很精美 充分展示了电路的美的特点 3 你所设计的电路是否达到最简 为什么 我认为我有的电路达到了最简 有的电路没有达到最简 因为有几个电路是我根据 输入输出的真值表而用 logisim 自动生成的电路 但是在生成电路的时候我勾选了 9 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 只是用两输入端的逻辑门 没有勾选仅使用与非门这个选项 我认为有的地方可以 用多输入端的逻辑门这样会使电路更简单 而有的非门和与门又能凑在一起组成与 非门 所以这些地方导致我有的电路并没达到最简 1 41 4 心得体会心得体会 这是我第一次做组合逻辑的实验 也是第一次使用 logisim 做实验 所以本次实验 存在一些不足的地方 但是通过本次实验我学到了很多知识 特别是关于如何使用 logisim 的知识 比如在实验前我试了每一个触发器 但是当我改变输入 触发器的 输出并没有发生改变 这个问题困扰了我很久 今天在试验室我才发现触发器的初 始状态是上升沿控制的 我需要将它改为高电平或者低电平才能达到我预想的效果 另一个就是我通过询问老师知道怎么封装一个子电路 然后再在主电路里面调用子 电路 这样能使主电路更加简洁美观 也更有利于检擦是否存在错误 本次实验难 度不算太大 但是还是让我受益匪浅 10 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 2同步时序逻辑电路的设计 2 1 设计要求 1 1 可重叠 可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MealyMealy 型 型 利用所给组件按 Mealy 型同步时序逻辑电路的设计方法设计一个可重叠 1001 序列检测器 其框图如图 2 1 所示 2 2 可重叠 可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MooreMoore 型 型 利用所给组件按 Moore 型同步时序逻辑电路的设计方法设计一个可重叠 1001 序列检测器 其框图如图 2 2 所示 3 3 初值为 初值为 2 2 的同步模的同步模 4 4 可逆计数器的实现可逆计数器的实现 利用所给组件 设计一个初值为 2 的同步模 4 可逆计数器 其框图如图 2 3 所 示 图中 X 为控制变量 当 X 0 时进行加 1 计数 X 1 时进行减 1 计数 RD SD 分别为计数器的直接 置数 端 可用来设置初值 CP 为计数脉冲 y2 y1为计 数状态 Z 为进位或借位输出信号 图 2 3 初值为 2 的模 4 可逆计数器 1 1Z 可逆计数器 X CP y2 y1 RD SD 11 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 2 2 方案设计 1 1 可重叠 可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MealyMealy 型 的设计方案型 的设计方案 A A 做出原始状态图和状态表 做出原始状态图和状态表 次态 输出 X 0X 1 AA 0B 0 BC 0B 0 CD 0B 0 DA 0B 1 D B 1 0 C A 1 0 0 0 1 1 1 0 0 0 0 0 图图 2 2 1 1 可重叠可重叠 1001 1001 序列检测器序列检测器 现态 表表 2 1 可重叠可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MealyMealy 型 原始状态表型 原始状态表 12 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 B B 最小化状态表以及二进制状态表 最小化状态表以及二进制状态表 次态 输出 X 0X 1 0000 001 0 0110 001 0 1011 001 0 1100 001 1 11 01 1 0 10 00 1 0 0 0 1 1 1 0 0 0 0 0 图图 2 2 2 2 可重叠可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MealyMealy 型 最小化状态图型 最小化状态图 C C 激励函数和输出函数 如果存在无用状态要进行讨论 激励函数和输出函数 如果存在无用状态要进行讨论 因为在本题中我使用的是两个 D 触发器 所以对应的激励函数和输出函数为 现态 表表 2 2 可重叠可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MealyMealy 型 二进制状态表型 二进制状态表 13 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 D2 D2 y2 y1 X Y2Y1 X 00101 10000 D1 D1 X y2 y1 Y2Y1 X 00001 11111 Z Z Xy2y1 Y2Y1 X 00000 10010 表表 2 2 3 3 可重叠可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MealyMealy 型 激励与输出卡诺图型 激励与输出卡诺图 D D 给出 给出 logisim logisim 软件绘制的电路图 经过仿真验证基本正确 软件绘制的电路图 经过仿真验证基本正确 图图 2 32 3 可重叠可重叠 1001 1001 序列检测器 序列检测器 MealyMealy 型 型 00011110 00 01 1110 10 11 01 01 00 14 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 E E 从给定的芯片组中选择适当的芯片 包括芯片类型与数量 实现所设计的 从给定的芯片组中选择适当的芯片 包括芯片类型与数量 实现所设计的 电路电路 图图 2 42 4 可重叠可重叠 1001 1001 序列检测器 序列检测器 MealyMealy 型型 芯片连接图 芯片连接图 2 2 可重叠 可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MooreMoore 型 的设计方案型 的设计方案 A A 做出原始状态图和状态表 做出原始状态图和状态表 A 0B 0 C 0 D 0 E 1 01 1 0 图图 2 2 5 5 可重叠可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MooreMoore 型 原始状态图型 原始状态图 15 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 次态现态 X 0X 1 输出 AAB0 BCB0 CDB0 DAE0 ECB1 表表 2 2 4 4 可重叠可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MooreMoore 型 原始状态表型 原始状态表 B B 最小化状态表以及二进制状态表 最小化状态表以及二进制状态表 次态现态 X 0X 1 输出 AAB0 BCB0 CDB0 DAE0 ECB1 对 5 种状态的状态编码表 00011110 0ABC 1DE 表表 2 2 5 5 状态编码表状态编码表 二进制状态表 次态现态 X 0X 1 输出 0000000010 0010110010 0111000010 16 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 1000001010 1010110011 表表 2 2 6 6 可重叠可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MooreMoore 型 二进制状态表型 二进制状态表 C C 激励函数和输出函数 如果存在无用状态要进行讨论 激励函数和输出函数 如果存在无用状态要进行讨论 因为在本题中我使用了 1 个 D 触发器和两个 JK 触发器 所以对应的激励函数和 输出函数为 J3 J3 X Y2 XY3 Y2Y1 00011110 000dd0 010dd0 111dd0 10dddd XY3 Y2Y1 00011110 000000 010000 111100 101100 对比两个表 可以得出结论 使用无关状态不会产生错误输出 对比两个表 可以得出结论 使用无关状态不会产生错误输出 K3 K3 X Y1 XY3 Y2Y1 00011110 00d10d 01d11d 11dddd 10dddd 17 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 XY3 Y2Y1 00011110 001100 011111 111111 101100 对比两个表 可以得出结论 使用无关状态不会产生错误输出 对比两个表 可以得出结论 使用无关状态不会产生错误输出 D2 D2 X Y1 Y2 X Y2 Y1 XY3 Y2Y1 00011110 000000 011100 110dd0 10dddd D 触发器没有使用无关状态 J1 J1 X XY3 Y2Y1 00011110 000011 01dddd 11dddd 10dddd XY3 Y2Y1 00011110 000011 010011 110011 100011 18 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 对比两个表 可以得出结论 使用无关状态不会产生错误输出 对比两个表 可以得出结论 使用无关状态不会产生错误输出 K1 K1 X Y2 XY3 Y2Y1 00011110 00dddd 010000 111dd0 10dddd XY3 Y2Y1 00011110 000000 010000 111100 101100 对比两个表 可以得出结论 使用无关状态不会产生错误输出 对比两个表 可以得出结论 使用无关状态不会产生错误输出 Z Z Y3 Y2 Y1 Y3Y2 Y1 00011110 00000 10001 表表 2 2 7 7 可重叠可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MooreMoore 型 激励与输出卡诺图型 激励与输出卡诺图 再检验使用无关状态是否会存在挂起现象 再检验使用无关状态是否会存在挂起现象 输入输入 x x 现态现态 Y Y3 3Y Y2 2Y Y1 1 次态次态 Y Y3 3n 1 n 1 Y Y2 2n 1n 1 Y Y1 1n 1n 1 输出输出 z z 0 00100101001000 0 0 01101101001000 0 0 01111110000000 0 1 10100100010010 0 19 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 1 11101101011010 0 1 11111110010010 0 由图可知 不会出现挂起的现象 因为进入无关状态后电路能够自己返回正常的由图可知 不会出现挂起的现象 因为进入无关状态后电路能够自己返回正常的 状态 所以电路具有自恢复的功能 所以可以使用这些无关状态 状态 所以电路具有自恢复的功能 所以可以使用这些无关状态 D D 给出 给出 logisim logisim 软件绘制的电路图 经过仿真验证基本正确 软件绘制的电路图 经过仿真验证基本正确 图图 2 62 6 可重叠可重叠 1001 1001 序列检测器 序列检测器 MooreMoore 型 型 图图 2 72 7 可重叠可重叠 1001 1001 序列检测器 序列检测器 MooreMoore 型芯片连接图 型芯片连接图 3 3 初值为 初值为 2 2 的同步模的同步模 4 4 可逆计数器的设计方案可逆计数器的设计方案 20 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 A A 做出原始状态图和状态表 做出原始状态图和状态表 本题我采用的是 Mealy 型电路 对应的原始状态图和状态表为 AB DC 0 0 1 0 0 0 1 0 1 0 0 1 图图 2 2 8 8 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器原始状态图可逆计数器原始状态图 次态 Y2n 1Y1n 1 输出现态 Y2Y1X 0X 1 AB 0D 1 BC 0A 0 CD 0B 0 DA 1C 0 表表 2 2 8 8 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器原始状态表可逆计数器原始状态表 B B 最小化状态表以及二进制状态表 最小化状态表以及二进制状态表 次态 Y2n 1Y1n 1 输出现态 Y2Y1X 0X 1 AB 0D 1 BC 0A 0 CD 0B 0 DA 1C 0 21 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 次态 Y2n 1Y1n 1 输出现态 Y2Y1X 0X 1 0001 011 1 0110 000 0 1011 001 0 1100 110 0 表表 2 2 9 9 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器二进制状态表可逆计数器二进制状态表 C C 激励函数和输出函数 激励函数和输出函数 因为考虑到本题要设置一个初始状态 2 也就是 RD SD要用 10 来作为初始状态 所以我选用了两个 D 触发器 因为 D 触发器设置初值会更加容易 但是相应的 D 触发器的激励函数会比 JK 触发器更加复杂 D2 D2 X Y1 Y2 Y2Y1 X 00011110 00101 11010 D1 D1 Y1 Y2Y1 X 00011110 01001 11001 Z Z X Y2 Y1 X Y2Y1 Y2Y1 X 00011110 00010 11000 表表 2 2 9 9 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器激励与输出卡诺图可逆计数器激励与输出卡诺图 D D 给出 给出 logisim logisim 软件绘制的电路图 经过仿真验证基本正确 软件绘制的电路图 经过仿真验证基本正确 22 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 图图 2 2 9 9 所示的电路就是初值为所示的电路就是初值为 2 2 的同步模的同步模 4 4 可逆计数器 首先将所有初值归零 可逆计数器 首先将所有初值归零 然后将时钟然后将时钟 CONCON 调整为高电平状态 然后将调整为高电平状态 然后将 RDRD 和和 SDSD 分别设置为分别设置为 1 1 和和 0 0 然后将 然后将 时钟时钟 COMCOM 调整为高电平 再调整为低电平 这个时候初始值就是调整为高电平 再调整为低电平 这个时候初始值就是 2 2 了 然后将时了 然后将时 钟钟 CONCON 调整为低电平 然后再连续调整时钟调整为低电平 然后再连续调整时钟 COMCOM 就能够将 就能够将 ROMROM 中的数据送入到中的数据送入到 电路中了 电路中了 图图 2 92 9 同步模同步模 4 4 可逆计数器可逆计数器 实验结果实验结果 根据可重叠根据可重叠 1001 1001 序列检测器的设计的实验结果完成下列波形 参见图序列检测器的设计的实验结果完成下列波形 参见图 2 82 8 所示 所示 23 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 图图 2 82 8 可重叠可重叠 1001 1001 序列检测器的波形 序列检测器的波形 MealyMealy 型 型 出现 2 8 所示的现象是因为选择的 D 触发器是上升沿有效 所以真正输入进电路的 控制信号为 010010010 所以输出两次 1 与预习时在 logisim 仿真一致 根据可重叠根据可重叠 1001 1001 序列检测器的设计 序列检测器的设计 MooreMoore 型 的结果完成下列波形 参见型 的结果完成下列波形 参见 图图 2 92 9 所示 所示 图图 2 92 9 可重叠可重叠 1001 1001 序列检测器的波形 序列检测器的波形 MooreMoore 型 型 出现图 2 9 的现象是因为我选择的 Y2 和 Y0 是 JK 触发器 他们是下降沿有效 而 Y1 是 D 触发器 它是上升沿有效 所以每输入一个控制信号时 它必须完整经历一 个上升沿和一个下降沿才能将这个信号送进电路 所以以上输入的控制信号对于我 设计的电路来说 他一直输入的是 0 三个触发器的次态输出一直是处于低电平状态 所以 输出也一直是低电平状态 1 1 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器可逆计数器的结果记录 参见表的结果记录 参见表 2 12 1 所示 所示 表表 2 12 1 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器可逆计数器 现态现态次态次态 输出 输出 X X 0 0 加加 1 1 次态次态 输出 输出 X 1X 1 减减 1 1 Y Y2 2Y Y1 1Y Y2 2n 1 n 1Y Y1 1 n 1n 1 Z ZY Y2 2n 1 n 1Y Y1 1 n 1n 1 Z Z 0001 011 1 0110 000 0 1011 001 0 1100 110 0 该记录结果与预习时在 logisim 的仿真一致 24 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 2 32 3 思考题思考题 1 同步时序电路与组合电路有何区别 同步时序电路与组合电路的最大的区别就是同步时序电路具有存储记忆功能 而组 合电路不具有这个功能 同步时序电路依靠触发器能够记录上一次的状态 并且能 够根据上一次的状态和输入的控制信号能够得到并且存储次态信息 总的来说 同 步时序电路比组合电路更加复杂 因为 他包含更多电路 比如触发器和时钟控制 信号是组合电路所不具备的 因此 我认为同步时序电路的功能也就更加强大 2 在本次实验 1 2 的记录过程中 可以看到 Mealy Moore 型电路设计方法对其的 影响 请给出你认为哪些种类的电路更适合 Mealy 型 Moore 型电路设计方法 Mealy 型电路和 Moore 型电路的最大的差别就是电路的输出是否与输入的控制信号有 关 Mealy 型电路的输出是触发器的次态输出与输入信号共同的函数 而 Moore 型电路的 输出是触发器的次态输出的函数 与输入信号无关 所以我认为 其实 Mealy 型电路和 Moore 型电路本质上区别不大 哪种类型的电路的激励函数和输出函数简单就用哪种类型 的函数 3 实验 3 你认为应该采用 Mealy 型还是 Moore 型设计 为什么 实验 3 我也用了 Mealy 型电路 因为对于我而言 我对 Mealy 型电路更加熟悉 包 括画原始状态图和原始状态表 以及对他们的化简 我都认为会更加简单 另外对 于实验 3 因为要设置初始状态 所以我用了两个时钟控制信号 导致电路比前两个 实验的电路更加复杂 所以我我认为对于这种比较有难度的实验 应该选自己拿手 的电路 所以我选择了 Mealy 型电路 2 42 4 心得体会心得体会 因为本次实验是同步时序电路的设计 所以不能用因为本次实验是同步时序电路的设计 所以不能用 logisimlogisim 自动生成电路 所以理自动生成电路 所以理 论上讲应该比第一次实验更加具有难度 但是我个人的感觉是这次做实验时比上一论上讲应该比第一次实验更加具有难度 但是我个人的感觉是这次做实验时比上一 次更加简单 因为本次实验从画原始状态图开始到最后连接每一根导线都是自己一次更加简单 因为本次实验从画原始状态图开始到最后连接每一根导线都是自己一 步一步完成 所以实验越做到后面越觉得得心应手 当然实验中也遇到很多困难 步一步完成 所以实验越做到后面越觉得得心应手 当然实验中也遇到很多困难 最开始是因为忘记了最开始是因为忘记了 MooreMoore 电路的原始状态表的做法 导致回去复习电路的原始状态表的做法 导致回去复习 PPTPPT 花费了很 花费了很 多时间 但是后来还是解决了 另一个我觉得在本次实验中遇到的最大的困难就是多时间 但是后来还是解决了 另一个我觉得在本次实验中遇到的最大的困难就是 做实验做实验 3 3 的时候不知道怎么设置初值 虽然在实验室的时候老师演示了一遍 但是的时候不知道怎么设置初值 虽然在实验室的时候老师演示了一遍 但是 25 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 由于当时坐得太靠后 看不见屏幕 所以这个问题困扰了我很久 最后我突然想到由于当时坐得太靠后 看不见屏幕 所以这个问题困扰了我很久 最后我突然想到 了触发器的主从式结构 于是我用了两个时钟 一个时钟就是像主从式触发器那样了触发器的主从式结构 于是我用了两个时钟 一个时钟就是像主从式触发器那样 控制是设置初值还是输入加或者减的信号 另一个时钟就是输入加或者减的序列 控制是设置初值还是输入加或者减的信号 另一个时钟就是输入加或者减的序列 通过本次实验我更加熟悉通过本次实验我更加熟悉 duilogisimduilogisim 的运用 而且对同步时序电路的设计过程有了的运用 而且对同步时序电路的设计过程有了 更加深刻的理解 所以更加深刻的理解 所以 我认为我在本次实验中收获了很多 我认为我在本次实验中收获了很多 26 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 3运算器实验 3 1 设计要求 利用 logisim 平台中现有运算部件构建一个 32 位运算器 可支持算数加 减 乘 除 逻辑与 或 非 异或运算 逻辑左移 逻辑右移 算术右移运算 支持常用 程序状态标志 有符号溢出 OF 无符号溢出 CF 结果相等 Equal 运算器功能以 及输入输出引脚见下表 在主电路中详细测试自己封装的运算器 表 3 1 片引脚与功能描述 引脚输入 输出位宽功能描述 X输入32操作数 X Y输入32操作数 Y ALU OP输入4运算器功能码 具体功能见下表 Result输出32ALU 运算结果 Result2输出32ALU 结果第二部分 用于乘法指令结果 高位或除法指令的余数位 其他操作为 零 OF输出1有符号加减溢出标记 其他操作为零 CF输出1无符号加减溢出标记 其他操作为零 Equal输出1Equal x y 1 0 对所有操作有效 表 3 2 运算符功能 ALU OP十进制运算功能 00000Result X Y 算术右移 Y 取低五位 Result2 0 00102Result X Y 逻辑右移 Y 取低五位 Result2 0 27 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 00113Result X Y 31 0 Result2 X Y 63 32 有符号 01004Result X Y Result2 X Y 无符号 01015Result X Y Result2 0 Set OF CF 01106Result X Y Result2 0 Set OF CF 01117Result X C1 A0B0 A0C0 B0C0 D1 A1 B1 C1 C2 A1B1 A1C1 B1C1 D2 A2 B2 C2 C3 A2B2 A2C2 B2C2 D3 A3 B3 C3 C4 A3B3 A3C3 B3C3 uof C4 of C3 C4 29 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 详细结构如下图 图 1 1 4 位加法器总体结构图 2 32 位加法器的设计 32 位加法器具有加法和加法的功能 同时又能标注出有符号加减法的溢出标志位 和无符号数加减法的进位标志位 功能相对更加全面 32 位加法器的设计思路将 8 个 4 位加法器相互串联而得到的 这 8 个 4 位加法器的串联方法为将处于低位的加 法器的进位输出引脚与处于高位的加法器的进位输入引脚相连接 就能得到 32 位的 加法器了 32 位加法器有 3 个输入引脚和 3 个输出引脚 输入引脚为两个 32 位的二进制数 输入引脚 分别代表了 32 位的加数和被加数 然后另一个输入引脚和 4 位加法器类 似是一个低位向本位的进位位 第一个输出引脚为加数和被加数的和 也是一个 32 位的二进制数 然后另外两个输出引脚分别为加数和被加数作为符号数相加的溢出 标志位和作为无符号数相加的进位标志位 设进位位为 C0 加数为 A0 31 被加数为 B0 31 然后将加数和被加数用分线器分成 8 个 4 位的二进制数分别为 A0 3A4 7A8 11A12 15A16 19A20 23A24 27A28 31和 B0 3B4 7B8 11B12 15B16 19B20 23B24 27B28 31 然后将下标相 同的 A 和 B 按照有小到大的顺序分别与处于对应位置的 4 位加法器相连 再将进位 30 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 C0与最低位的 4 位加法器相连 这样就连好了输入引脚 然后将每个 4 位加法器的 输出引脚用分线器合成一个 32 位的二进制数 D0 3D4 7D8 11D12 15D16 19D20 23D24 27D28 31 最后从处于最高位的 4 位加法器引出进位标志位 uof 和溢出标志位 of 详细结构如下图 图 1 2 32 位加法器总体结构图 3 具有多种功能的运算器的设计 最终的运算器要实现表 2 2 中的所有的功能 如表 2 2 所示 运算器的每一种功 能都对应了一种编码 不同的功能对应额不同的编码 由表可知 编码是有 4 位的 二进制数组成 所以这个是运算器的一个输入引脚 将它的名称记为 ALUop 运算 器的另外两个输入就是即将参加运算器的两个 32 位的二进制数 运算器的设计思想 为将这两个 32 位的二进制数同时进行所有功能的运算 由此不同的运算功能可以得 到不同的运算结果 但是每次我们只需要一种运算功能的结果 所以最终我们就用 4 位选择的 16 路选择器输出我们想要的结果 选择器的操作码 op 就是输入引脚 ALUop 的值 1 进行逻辑左移运算时 使用 logisim 的逻辑左移部件 移动的数据为 X 然 后用分线器获取 Y 的低 5 位 作为数据 X 即将逻辑左移的位数 将得到的结果练到 16 路选择器上 2 进行逻辑右移和算术右移时 操作与逻辑左移一样 区别就是将移位部件的 31 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 功能分别逻辑右移和算术右移 然后分别将输出练到多路选择器上 3 进行乘法操作时 选择 logisim 的乘法运算部件 运算器在做乘法运算的时 候会产生两个输出 因为两个 32 位的二进制数相乘时所得的乘积为 32 的二进制数 但是可能会产生进位 所以将进位也表示为 32 位的二进制数 由此就产生了两个结 果 低 32 位的 result 和高 32 位的 result2 然后将这两个结果分别连在两个 16 路选 择器上 4 进行除法运算时 操作与进行乘法运算类似 因为除法器也可以有两个输出 第一个就是除法所得的商 另一个就是运算所得的余数 分别将他们通过两个 16 路 选择器与 result 和 result2 相连 5 进行加法操作的时候 调用前面做的 32 位加法器模块 将 X 和 Y 连到加数 和被加数上 然后最低位的进位设置为 0 将 32 的输出结果连到 result 的 16 路选择 器上 然后输出符号数相加的溢出标志位 of 和无符号数相加的进位标志位 uof 6 进行减法操作的时候 被减数直接与 32 位加法器的 X 相连 减数先与 ffffffff 相异或 再与 32 位加法器的 Y 相连 最后将最低位的进位设置为 1 这样得 到的结果就是差 然后直接输出符号数相减的溢出标志位 of 然后将无符号数相减 的进位标志位取反再输出就得到了 uof 7 进行按位与 按位或 按位异或 按位或非这几种运算时 直接选取相应 逻辑门然后进行运算 就能得到结果 8 进行两个数的大小比较时 选取 logisim 的比较器的逻辑部件 分别设置为 有符号比较和无符号比较 然后再将比较得到的结果作为一个 2 路选择器的选择 op 分别选择输出 32 位的 1 和 0 通过 16 路选择器由 result 输出 当 X 小于 Y 时 输出 1 否则输出 0 9 最后一个输出结果是整个运算过程都输出的值 那就是判断参加运算的两个 数 X 和 Y 是否相等 当相等时输出 1 当不相等时输出 0 由于只有 13 种功能 所 以 16 路选择器会剩下 3 个选择端口没有相应的运算功能来输出结果 此时 对应的 result 和 result2 输出的结果为 0 运算器的详细结构图 32 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 图 1 3 运算器总体结构图 4 ALU 的设计 运用隧道 将已经构造完毕的运算器部件与相对应的输入和输出引脚相连 然 后再通过封装 就能得到 ALU 了 ALU 的详细示结构意图和封装后的 ALU 在演示电路中参与运算的结构图如下 33 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 图 1 4 ALU 设计结构图 图 1 4 ALU 封装演示电路图 3 3 实验步骤 1 ALU 与测试电路的连接 34 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 将做好的 ALU 与测试电路相连接 连接好的测试电路里面不会出现蓝色 线与红色线 对应的输出也不应该是高阻抗 连接完毕的测试电路如下图所示 2 测试用例的设计 设计一些测试用例的数据 用来测试 ALU 在测试电路中是否能够正确运 算并且得出结果 测试用例如下表 表 3 3 运算符功能 以及理论输出结果 ALUopXYresultResult2ofuofEqu 000000001000000030000000800000000000 18000000000000003F000000000000000000 280000000000000031000000000000000000 300000004000000111000000000000001000 400000009000000040000000200000001000 56000000160000002c000000300000000100 60000000600000007ffffffff00000000010 700000008000000080000000800000000001 800000006000000090000000f00000000000 980000001800000050000000400000000000 aC0000005C00000013ffffffa00000000000 b10000005100000060000000100000000000 35 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 c00000005000000060000000100000000000 300000011000000110000012100000000001 400000008000000040000000200000000000 5C0000001C00000028000000300000000010 5A0000001A00000024000000300000000110 600000007000000060000000100000000000 68000000680000007ffffffff00000000010 680000007800000060000000100000000000 b00000006000000050000000000000000000 b80000005800000060000000100000000000