EDA实验报告.doc

实验一 计数器设计一、实验目的 计数器是实际中最为常用的时序电路模块之一，本实验的主要目的是掌握使用HDL描述计数器类型模块的基本方法。二、实验仪器与器材 1EDA开发软件 一套 2微机 一台 3实验开发系统 一台 4其他器材与材料 若干三、实验说明 计数器是数字电路系统中最重要的功能模块之一，设计时可以采用原理图或HDL语言完成。下载验证时的计数时钟可选连续或单脉冲，并用数码管显示计数值。四、实验要求1设计一个带有计数允许输入端、复位输入端和进位输入端的十进 制计数器。2编制仿真测试文件，并进行功能仿真。3下载并验证计数器功能。4为上述设计建立元件符号。5在上述基础上设计计数器。五、实验结果 十进制计数器程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter10 isport(en,reset,clk:in std_logic;q:buffer std_logic_vector(3 downto 0);co:out std_logic);end counter10;architecture behav of counter10 isbegin process(clk,en) begin if clkevent and clk=1 then if reset=1 then q=0000; elsif en=1 then if q1001 then q=q+1; else q=0000; end if; end if; end if; end process; coled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7s=1011110;实验三 数控分频器的设计一、实验目的： 学习数控分频器的设计和测试方法。二、实验原理：数控分频器的功能为在不同输入信号时，对时钟信号进行不同的分频，在输出端输出不同频率的信号。该电路可以用具有并行预置功能的加法计数器实现，方法是对应不同的输入信号，预置数（初始计数值）设定不同的值，计数器以此预置数为初始状态进行不同模值的计数，当计数器的状态全为1时，计数器输出溢出信号。用计数器的溢出信号作为输出信号或输出信号的控制值，使输出信号的频率受控于输入的预置数。电路输出波形图：三、实验内容 ：1）根据实验原理画出电路框图，并计算在不同预置数时输出信号的频率与时钟频率的比值。2）编写实现数控分频器的VHDL程序。要求输出信号的占空比尽量为50。提示：可以将计数器溢出信号输出给一个翻转触发器，溢出信号的边沿作为触发器的触发信号，触发器的输出就是分频器的输出（注意计数器初始计数值与输出频率之间的关系）。3）用QuartusII对设计进行编译、综合、仿真，给出仿真波形和时序分析数据。4）通过QuartusII集成环境，将设计下载到实验电路上进行硬件测试。输入不同的clk信号和不同的输入控制信号，测试输出波形。 数控分频器的VHDL描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT(CLK:IN STD_LOGIC;D:STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT:OUT STD_LOGIC);END;ARCHITECTURE one OF DVF ISSIGNAL FULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)VARIABLE CNT8:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLKEVENT AND CLK=1 THENIF CNT8=11111111 THENCNT8:=D;FULL=1;ELSE CNT8:=CNT8+1;FULL=0;END IF;END IF;END PROCESS P_REG;P_DIV:PROCESS(FULL)VARIABLE CNT2:STD_LOGIC;BEGINIF FULLEVENT AND FULL=1 THENCNT2:=NOT CNT2;IF CNT2=1 THEN