四相四拍步进电机脉冲分配器设计_正文.doc

西华大学课程设计说明书说明书 1 前言21.1序言21.2步进电机的应用领域21.3对步进电机的未来展望31.4设计的主要工作概述32 总体方案设计42.1方案比较42.2 方案论证52.3方案选择63.单元模块电路设计73.1基于晶振的时钟脉冲发生器设计83.2 JTAG下载电路的设计93.3控制端电路设计103.4电源电路设计114.脉冲发生器程序设计124.1 状态配置电路Verilog HDL设计134.2组合逻辑电路Verilog HDL设计154.3 顶层文件Verilog HDL设计165.系统调试175.1电源电路等硬件电路的调试175.2脉冲分配器的软件调试176 设计总结207 参考文献21附录：四相四拍步进电机脉冲分配器原理图221 前言1.1序言 步进电机是将电脉冲信号转变为角位移或线位移的开环控制组件。 在非超载的情况下，电机的转速、停止的位置只取决于脉冲信号的频率和脉冲数，而不受负载变化的影响，即给电机加一个脉冲信号， 电机则转过一个步距角。 这一线性关系的存在，加上步进电机只有周期性的误差而无累积误差等特点。使得在速度、位置等控制领域用步进电机来控制变的非常的简单。 单相步进电机有单路电脉冲驱动，输出功率一般很小，其用途为微小功率驱动。多相步进电机有多相方波脉冲驱动，用途很广。使用多相步进 电机时，单路电脉冲信号可先通过脉冲分配器转换为多相脉冲信号，在经功率放大后分别送入步进电机各项绕组。每输入一个脉冲到脉冲分配器，电机各相的通电状态就发生变化，转子会转过一定的角度（称为步距角）。正常情况下，步进 电机转过的总角度和输入的脉冲数成正比；连续输入一定频率的脉冲时，电机的转速与输入脉冲的频率保持严格的对应关系，不受电压波动和负载变化的影响。在非超载的情况下， 电机的转速、停止的位置只取决于脉冲信号的频率和脉冲数，而不受负载变化的影响，即给电机加一个脉冲信号，电机则转过一个步距角。1.2步进电机的应用领域步进电机作为执行元件，是机电一体化的关键产品之一, 广泛应用在各种自动化控制系统中。随着微电子和计算机技术的发展，步进电机的需求量与日俱增，在各个国民经济领域都有应用。1.步进电机主要用于一些有定位要求的场合。例如：线切割的工作台拖动，植毛机工作台（毛孔定位），包装机（定长度）。基本上涉及到定位的场合都用得到。 2.广泛应用于ATM机、喷绘机、刻字机、写真机、喷涂设备、医疗仪器及设备、计算机外设及海量存储设备、精密仪器、工业控制系统、办公自动化、机器人等领域。 特别适合要求运行平稳、低噪音、响应快、使用寿命长、高输出扭矩的应用场合。 3.步进电机在电脑绣花机等纺织机械设备中有着广泛的应用，这类步进电机的特点是保持转矩不高，频繁启动反应速度快、运转噪音低、运行平稳、控制性能好、整机成本低。 目前用于电脑绣花机的步进电机多数为五相混合式步进电机，目的是通过采用高相数的步进电机来减小步矩角和提高控制精度，但是采用该种方式获得的性能上的提高是有限的而且成本也相对较高。采用细分驱动技术可以大大改善步进电机的运行品质，减少转矩波动，抑制振荡，降低噪音，提高步矩分辨率。若采用反应式步进电机，在性能明显提高的同时还能大大降低产品的成本。1.3对步进电机的未来展望 步进电动机以其显著的特点，在数字化制造时代发挥着重大的用途。伴随着不同的数字化技术的发展以及步进电机本身技术的提高，步进电机将会在更多的领域得到应用。因此用计算机控制步进电机已经成为了一种必然的趋势，也符合数字化的时代趋势。1.4设计的主要工作概述步进电机和普通电动机不同之处是步进电机接受脉冲信号的控制。步进电机靠一种叫环形分配器的电子开关器件，通过功率放大器使励磁绕组按照顺序轮流接通直流电源。由于励磁绕组在空间中按一定的规律排列，轮流和直流电源接通后，就会在空间形成一种阶跃变化的旋转磁场，使转子步进式的转动，随着脉冲频率的增高，转速就会增大。基于步进电机的工作原理，本课题的主要任务是供步进电机工作的脉冲分配器的设计。脉冲分配器在步进电机控制系统中占据了举足轻重的地位，一个稳定的脉冲分配器意味着一个稳定的步进电机系统，因此本设计的任务还是很具有广泛的应用领域的。2 总体方案设计2.1方案比较方案一：硬件环形分配： 该方案集成电路的逻辑门、触发器等逻辑单元构成。五相十拍环形分配器由五个D触发器和若干个与非门所组成。CP端接进给脉冲控制信号，DIR，PAUSE，RESET端接电机控制信号（高电平或低电平信号）。环行分配器的触发器输出端分别控制电机的A、B、C、D四相绕组。其原理图见图2.1。进行分析可知：置DIR为“1”时，五相十拍的运行方式是ABBCCDDAAB顺序轮流通电方式，称之为正转，则转子便顺时针方向一步一步转动；置DIR为“0”时，五相十拍的运行方式是ABDACDBCAB顺序轮流通电方式，称之为反转，则转子便逆时针方向一步一步转动。图2.1 硬件环形分配器系统框图方案二：采用可编程逻辑器件与Verilog HDL来实现： 可编程逻辑器件的两种主要类型是现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）。而这两种器件的设计语言是通用的Verilog HDL语言。通过对于本次的设计可以采用Verilog HDL语言来设计，其设计框图如图2.2所示。图2.2 Verilog HDL设计的系统框图2.2 方案论证方案一：该系统是利用各种逻辑器件以及集成芯片来完成的，该任务的工作量比较大，设计周期较长，而且用分离器件设计的系统始终存在一定的不稳定性。并且用次方案设计出来的步进电机脉冲分配器的应用面较小，对于不同种类、不同相数、不同分配方式的步进电机都必须重新设计不同的硬件分配电路或选用不同的集成芯片，显然有些不方便。 方案二：本方案是使用可编程逻辑器件来设计的。对于可编程逻辑器件，设计人员可利用价格低廉的软件工具快速开发、仿真和测试其设计。然后，可快速将设计编程到器件中，并立即在实际运行的电路中对设计进行测试。原型中使用逻辑器件与正式生产最终设备时所使用的逻辑器件完全相同。这样就没有了NRE成本，最终的设计也比采用定制固定逻辑器件时完成得更快。采用可编程逻辑器件的另一个关键优点是在设计阶段中客户可根据需要修改电路，直到对设计工作感到满意为止。这是因为可编程逻辑器件基于可重写的存储器技术要改变设计，只需要简单地对器件进行重新编程。一旦设计完成，客户可立即投入生产，只需要利用最终软件设计文件简单地编程所需要数量的可编程逻辑器件就可以了。而可编程逻辑器件的设计可以借助Verilog HDL语言来设计。Verilog HDL语言为IEEE标准，被广泛地应用于基于可编程逻辑器件的项目开发。而且Verilog HDL语言容易掌握，如果具有C语言学习的基础，很快就能够掌握。所以用Verilog HDL语言来设计电路可以很快很快完成，在配合可编程器件的优点，可以使设计的系统有很好的稳定性。2.3方案选择上述两个方案最大的区别就是，方案一采用的分离的逻辑器件而设计的，而方案二是由可编程逻辑器件实现的。由于考虑到设计成本，以及设计周期，以及对系统稳定性的要求，最后选择方案二。因此本设计的总体方案图如图2.3所示。图2.3 总体设计方框图3.单元模块电路设计本次设计是通过可编程逻辑器件来完成的。本次设计选用的CPLD器件是MAX7000系列的EPM7064BTI44-3来设计的。该器件管教分配如图3.1所示： 图3.1 CPLD器件管脚图该器件有44个引脚分配，我们的任务是将脉冲发生器的各个引脚正确分配到该器件上。该脉冲发生器有四个输入（clk，dir，reset，pause），四个输出（a，b，c，d）。clk：时钟信号，dir：方向控制信号（dir=1：正转，dir=0：反转），reset:复位信号，pause：暂停信号。a，b，c，d，输出控制电机四个相线。该设计中，reset，pause，dir信号分配给CPLD的24-26引脚，其信号的高低电平可以通过按键来控制。clk信号分配给CPLD器件的43引脚，起clk信号的产生可以通过555电路来设计。输出信号a，b，c，d，分别分配给CPLD器件的4-6，8，9引脚，即可输出控制电机。以上管脚信号分配以及脉冲发生器的Verilog HDL语言的设计均在Quartus II软件下完成的，将在第4部分具体分析，以下分析CPLD相关的各硬件电路的设计。CPLD/FPGA的脉冲发生器电路是通过软件Quartus II用Verilog HDL来设计的。对于脉冲发生器模块，输入信号：dir，pause，clk以及电源，下载接口是需要硬件来设计完成。因此以下部分将讨论各个模块的硬件设计。3.1基于晶振的时钟脉冲发生器设计 CPLD可编程逻辑器件需要clk作为时钟输入信号。此时钟信号可以通过晶振设计。其电路设计如图3.2所示：图3.2 晶振构成的多谐振荡器3.2 JTAG下载电路的设计 当在Quartus II用Verilog HDL设计好电路，分配管教后，需要用JTAG电路将程序烧写进CPLD器件中，所以此部分讨论JTAG下载电路的设计。其设计的电路图如图3.4所示：图3.4 JTAG下载电路3.3控制端电路设计 CPLD主要有三个控制信号，这三个控制信号可以由常开，常闭开关来控制，并将个信号输入端分别连接到CPLD的1820引脚。其电路图如图3.5所示：图3.5 控制电路图3.4电源电路设计CPLD器件以及歌部分电路都需要+5V电源，所以电源电路的设计至关重要。本设计的主要目的是要得到一直流稳定的5V电源，所以在本设计中通过变压器，整流桥，集成稳压器将电网交流电压220V转变为稳定的直流电压5V，其设计的电路图如图3.6所示：图3.6 电源电路交流220V冲AIN输入，F1是保险丝，经过变压器，将交流220V转变为交流9V电压，再经过电容滤波，及集成稳压器7805，所以输出端可以得到稳定的正5V电压。4.脉冲发生器程序设计该系统最主要的部分就是步进电机的脉冲分配器的设计。因此本部分主要讨论脉冲分配器的软件设计。而这部分设计是借助于FPGA可编程逻辑器件来设计的。其中用到的设计软件是：Quartus II 6.0。本次设计的脉冲分配器主要是用硬件描述语言Verilog HDL来设计完成的 。通过分析，该设计方案的实现可以通过状态机来完成。脉冲发生器的各状态关系如表4.1所示。表4.1 脉冲分配器状态配置表statea b c d01 1 0 0 10 1 1 0 20 0 1 1 31 0 0 1 根据该配置表，可以知道脉冲分配器电路主要是由两部分电路构成：状态分配电路以及组合逻辑组成。状态分配电路在时钟clk作用下，分配state的状态，而组合逻辑电路则根据相应的state分配a，b，c，d，e各相的输出。其设计框图如图4.1所示。图4.1 VerilogHDL系统设计框图以下将对这两部分电路进行VerilogHDL设计。4.1 状态配置电路Verilog HDL设计其设计流程图如图4.2所示。图4.2 状态配置电路设计流程图根据设计流程图，其设计文件“control.V”源代码如下：module state_distribute(clk,dir,reset,pause,state);input clk,dir,reset,pause;output 1:0state;reg 1:0state;/*步进电机驱动4个状态*/always (posedge clk or posedge reset)beginif(reset)/*复位信号*/beginstate=0;endelse beginif(!pause)/*未暂停情况*/beginif(dir)/*dir=1即正转，dir=0即反转*/begincase(state)0:state=1;1:state=2;2:state=3;3:state=0default:state=0;endcase endelse/*反转*/begincase(state)3:state=2;2:state=1;1:state=0;0:state=3;default:state=0;endcaseend/*end !dir*/end/*end !pause*/end/*end reset*/end/*end always*/endmodule4.2组合逻辑电路Verilog HDL设计组合电路设计较为简单，根据相应状态分配电路送入的状态，分配a，b，c，d相的导通状态。设计文件combinatorial_logic.V源程序如下：module combinatorial_logic(state,a,b,c,d,pause);input 1:0state;input pause;output a,b,c,d;reg a,b,c,d;always (state)beginif(!pause)/*pause=0，电机正常工作*/begincase(state)/*脉冲分配*/0:begin a=1;b=1;c=0;d=0;end1:begin a=0;b=1;c=1;d=0;end2:begin a=0;b=0;c=1;d=1;end3:begin a=1;b=0;c=0;d=1;endendcase end else/*pause=1,即电机停转*/begina=0;b=0;c=0;d=0;endendendmodule4.3 顶层文件Verilog HDL设计通过对以上两个子模块电路的设计，可以将上述两个子模块综合起来就可以达到本设计的要求，可以用原理图方式来设计。CPLD/FPGA内部模块电路图连接如图4.3所示。图4.3 CPLD/FPGA内部子模块连接图5.系统调试5.1电源电路等硬件电路的调试此部分的硬件电路比较简单，且技术比较成熟，并且大部分都是数字电路部分，因此只要此部分电路的元件良好，且安装，焊接无误，因此对此部分电路无需任何调试，即可正常工作。5.2脉冲分配器的软件调试脉冲发生器电路是此次电路的关键部分，它将直接影响着电机的正常工作与否。因此对这部分的调试不可忽略。脉冲发生器电路是由可编程逻辑器件CPLD来完成的，硬件电路方面没什么问题，其主要问题是对此电路的程序设计部分。因此对此部分的调试，也是通过Quartus II来完成它的仿真调试的。以下是对脉冲发生器的各种功能的仿真验证:(1):正转时的功能仿真调试：图5.1 正转时的仿真波形图 从仿真波形图来看，dir=1是电机正转情况，pause=0，reset=1，程序实现了电机正转的脉冲分配。当第一clk脉冲到来时，a=1，b=1，c=0，d=0，当第二个clk脉冲到来时，a=0，b=1，c=1，d=0；当第三个脉冲来时，a=0，b=0，c=1，d=1，因此相应的状态情况是：abbccddaab这样实现的各相的顺序轮流通电，也就控制了电机的正转。（2）：反转时的功能仿真调试：将dir置低就可以实现电机的反转情况，仿真图如图5.2所示。图5.2 反转时的仿真波形图初始时：a=1，b=1，c=0，d=0，当第一个clk到来的时候，a=1，b=1，c=0，d=0；当第二个clk到来的时候，a=1，b=0，c=0，d=1；当第三个clk到来的时候，a=0，b=0，c=1，d=1所以相应的情况是：abdacdbcab也就控制了电机的反转。（3）：reset信号的仿真：当reset=1时，脉冲分配器进去复位状态，这里以电机正转的情况加以仿真，调试。仿真波形图如5.3所示。图5.3 reset信号的仿真波形图初始时：a=1，b=1，c=0，d=0，当经过两个clk的正转之后，reset信号有效，电机状态进入复位状态即：a=1，b=1，c=0，d=0。一个clk后，reset为0，电机恢复正常，正常正转。当reset=1时，电机恢复正转。所以从仿真图可以看出程序的设计达到了电机复位信号的功能要求。（4）：pasuse信号的仿真调试：当pasuse=1时，脉冲分配器保持现状，而电机将停转。这里以电机正转的情况加以仿真，调试。仿真波形图入5.4所示。图5.4 pause信号的仿真波形图综上，对脉冲分配器各种功能选项都进行了功能仿真调试。通过此次的调试，可以发现本次的设计是成功的，都可以满足脉冲分配器的每个功能要求。6 设计总结课程设计是培养学生综合运用所学知识,发现,提出,分析和解决实际问题,锻炼实践能力的重要环节,是对学生实际工作能力的具体训练和考察过程.随着科学技术发展的日新日异，CPLD/FPGA已经成为当今计算机应用中空前活跃的领域， 在生活中可以说得是无处不在。因此作为二十一世纪的大学来说掌握CPLD/FPGE以及相关的EDA开发技术是十分重要的。通过这两周的学习，使我受益匪浅。这不仅增强了我对EDA设计的兴趣，更掌握了基本的电路设计流程、方法以及技巧。具备了这些基本知识，为今后的自主学习奠定了良好的基础。 回顾起此次ED