数字电子技术基础课程设计报告.docx

课程设计报告题目冒险游戏有限状态机设计授课教师课程助教课程代码教学班学年度成绩比例综合评价（助教）向乾尹曾思杰304560022015-2016(A)10%项目分工情况说明（学生填写）姓名学号班级在课题中的分工与贡献（100字内）组长侯正罡2014112208软件四班word，状态图，状态表组员1朱秀林2014112207软件四班代码编写及检验组员2张严2014112209软件四班上机实验，仿真，照相，摄像组员3张翔2014112216软件四班电路图建立与矫正报告正文一、状态机理论设计1. Room FSM完整的状态转移图（状态转移图要求用visio画出，可直接拷贝到word中。必须图文并茂，对补充的内容进行阐述说明） 2. 状态转换表 ROOM FSM状态表输入现态次态输出resetnsewvSnSn+1ccttrrssddvvggsw10000001000000000000000100000000100000101000000000001001010000000010010001010000001000101000100000011001001010000000000010010001000000001010011000100010010010100000010000011010010001000000100010001010000000101010010001000000110010010001000000111010010001000000001101100010001010110100010000000100101000000100110011000000100011100010000000SWORD FSM状态表输入现态次态输出resetswSnSn+1v1000000000101101110111注：注意列表时未涉及的状态可不列，以减小表格规模！3. 状态编码方案及状态转换真值表 将cc,tt,rr,ss,dd,vv,gg,sw换为Q7：0， 4. 触发器激励方程、输出方程，自启动能力及误输出检查更正输出方程：Q7=R +R(N S2n S1n S0n+S S2n S1n S0n+W S2n S1n S0n+W S2n S1n S0n+S2n S1n S0n)Q6= R(ES2n S1n S0n+NS2n S1n S0n+ES2n S1n S0n+NS2n S1n S0n)Q5= R(S S2n S1n S0n+S S2n S1n S0n)Q4= RW S2n S1n S0nQ3= RES2n S1n S0nQ2= VS2n S1n S0nQ1= VS2n S1n S0nQ0= R(N E W S2n S1n S0n+E V S2n S1n S0n)当进入不存在状态Q7时会自动恢复原始状态，输出以Q7(cc)为高位转化为十进制输出，只要进入有剑房间，Q0(sw)输出为1，那么第二个原件的输出v会一直为1，直到使能端r为高位当输入两个及两个以上的方向时，若其中只有一个有效方向则向这个方向行走，若有两个及两个以上有效方向则不动二、电路设计（此部分默认要求是用D触发器和逻辑门在Quartus中进行电路设计，也可用VERILOG HDL进行编程设计）module Room(input clk, n, s, e, w, v, r,output reg 7:0 cout);reg2:0Q;always(posedge clk)beginif (Q = 7)begincout = 128;Q = 0;endif (r)beginQ = 0;cout = 128;endelse if (e = 0&Q=0)begincout = 128;Q = 0;endelse if (e = 1 & Q = 0)begincout = 64;Q = 1;endelse if (s = 0 & w = 1 & Q = 1)begincout = 128;Q = 0;endelse if (s + w = 0 | s + w = 2) & Q=1)begincout = 64;Q = 1;endelse if (s = 1 & w = 0 & Q = 1)begincout = 32;Q = 2;endelse if (n = 1 &w + e = 0 & Q = 2)begincout = 64;Q = 1;endelse if (n + e = 0 & w = 1 & Q = 2)begincout = 17;Q = 3;endelse if (n + w = 0 & e = 1 & Q = 2)begincout = 8;Q = 4;endelse if (Q = 2)begincout = 32;Q = 2;endelse if (e = 1 & Q = 3)begincout = 32;Q = 2;endelse if (e = 0 & Q = 3)begincout = 17;Q = 4;endelse if (v = 1 & Q = 4)begincout = 1;Q = 5;endelse if (v = 0 & Q = 4)begincout = 0;Q = 6;endendendmodule三、仿真验证与引脚分配（图文并茂，要有分析/说明）1. 仿真激励设计说明 按照路程设计，依次输入东、南、西、东、东，输出仿真结果。2. 仿真结果3. FPGA引脚分配图4. 实测照片四、总结、心得与建议通过这次课程设计，我学到了好多东西。 首先是加深了对课本基础知识的理解，其次，通过查阅相关书籍，上网搜索相关资料。拓展了自己的知识范围。 当然，在设计电路过程中也会遇到一些麻烦，比如刚开始时，没有考虑到如何处理错误信号，在仿真是，有输入，没有输出信号，在实践时，引脚锁反了，没有输出信号，小灯没有亮。不过，解决问题过程让能我更好的学习。在本次课程设计中，我对于数字、模拟电路的综合运用有了更深一步理解，同时提高了实践动手能力。课程设计给我们提供了一个