高速视频处理系统的信号完整性分析.doc

第6期高速视频处理系统的信号完整性分析 41 更多电子资料请登录高速视频处理系统的信号完整性分析*邓集杰 刘铁根 褚 备 张忠传 (天津大学精仪学院, 光电信息技术科学教育部重点实验室, 天津 300072)摘 要: 高速视频处理系统信号完整性问题主要存在于反射、串扰和延时等三个方面。通过传输线模型分析确定了系统电路板的阻抗特性, 根据传输线的特性阻抗与负载阻抗相匹配的原则, 提出了采用端接匹配电阻来减少高速总线反射与串扰的方法。在端接电阻前后分别对高速总线部分的信号波形的反射和串扰进行了仿真, 而且利用IBIS模型进行了系统的延时分析, 结果表明端接电阻的设计方案不仅能够有效减少信号反射和串扰带来的影响, 还能够满足系统的时序要求。根据系统信号完整性的仿真结果设计了相应的布线规则, 并确定了系统电路板的最终设计方案。布线后仿真和电路板实测结果均可以满足各项信号完整性的要求。 关键词: 信号完整性；信号仿真；视频处理系统；IBIS模型中图分类号: TN4文献标识码: A国家标准学科分类代码: 510.1010SI analysis of the high-speed video processing systemDeng Jijie Liu Tiegen Chu Bei Zhang Zhongchuan(College of Precision Instrument and Opto-Electronics Engineering, Tianjin University, Key Laboratory of Opto-electronicsInformation and Technical Science(Tianjin University), Ministry of Education, Tianjin, 300072)Abstract: In high-speed video processing system, there are three mainly problems about signal Integrity (SI) in: reflection, crosstalk and delay. the systems impedance characteristic was calculated by means of transmission line model analysis. Based on the theory that impedance characteristic of transmission line must match that of load, it was presented what the termination resistant would be used to series in high-speed bus to reduce reflection and crosstalk of high-speed bus. It was simulated that reflection and crosstalk of high-speed buss signal waveform. Based on IBIS model, delay characteristic was analyzed. It turned out that series termination resistant is an effective way to reduce the reflection and crosstalk and satisfies requirement of timing. Next, it is determined that layout rule about SI based on simulation results, and design proposal on layout. Simulation after layout and measured results meet the requirements of SI. Keywords: SI; signal simulation; video processing system; IBIS model1 引 言随着数字电路信号速度的提高, 信号完整性问题的影响也愈加突出1。信号完整性(signal integrity)简称SI, 指信号从驱动端经过传输线到达接收端的波形的完整程度, 其主要包括3个方面 反射、串扰和延时问题2。在分析高速视频处理系统的信号完整性问题基础上, 采用端接电阻的方法减少反射与串扰, 通过仿真表明该方案不仅能有效减少反射与串扰, 还能够满足系统的时序要求, 并确定了系统电路板的设计方案, 布线后仿真和电路板的实测结果均可满足信号完整性的要求。2 信号完整性分析2.1 高速视频处理系统构成在实验室自行开发的视频处理系统中, 以DSP作为系统的中央控制单元, 用于数据的处理、传输和对接口的控制, 两块Flash芯片用于存储源程序代码、算法模板以及数据库。SDRAM用来补充DSP片内有限的存储资源, 提供高速大容量的外部数据存储空间。DSP选用TMS320DM642。图1是EMIF模块和SDRAM的电路方案。图1 EMIF模块和SDRAM的电路结构Fig. 1 Connection between EMIF Module and SDRAM系统设计的难点在于DSP与SDRAM的通信部分, 其中SDRAM的最高频率可以达到166 MHz, 在DSP的EMIF的限制下仍能达到150 MHz, 信号完整性问题尤为明显, 因此本文的研究将主要针对DSP与SDRAM之间的电路信号完整性进行展开。2.2 系统阻抗设计在高速系统设计中, 各种传输线可以归为2种最基本的传输线: 微带线和带状线3。微带线是指信号线位于外部的布线层, 地层位于另外一侧, 中间是介质层。其结构如图2所示。带状线是指一条置于两层导电平面之间的电介质中间的铜带线。其结构如图3所示。图2 微带线示意图Fig. 2 Fine strip schematic图3 带状线示意图Fig. 3 Stripline schematic微带线的特征阻抗Z0可以用式(1)计算, 传输延时td(ns/ft)可以用式(2)计算。(1)(2)带状线的特征阻抗Z0可以用式(3)计算, 传输延时td(ns/ft)可以用式(4)计算。(3)(4)式中: er为印制板介质材料的相对介电常数, B(mil)为导线宽度, C(mil)为导线所用材料的厚度, H(mil)为电介质层的厚度4-5。TMS320DM642为BGA封装, 584个管脚。管脚间距32 mil, 焊盘直径15 mil, 留给扇出线的宽度只有17 mil。取扇出线线宽为5 mil, 安全间距为5 mil。通常情况下铜线厚度为1.35 mil, 目前常用的制作工艺介质厚度约为6 mil, 将以上参数代入式(1)得Z0= 70。因此选择整体板层的特性阻抗为70 W。2.3 系统信号完整性分析确定了系统的整体阻抗特性, 下面讨论信号完整性问题的3个主要方面: 反射、串扰和延时6。2.3.1 反射当传输线的特性阻抗与负载阻抗不匹配时, 信号到达接收端后有一部分能量将沿着传输线反射回去, 使得信号波形发生畸变, 甚至出现信号的过冲和下冲, 这种现象就是反射。减少反射影响的一个较直接的方法就是在驱动端端接匹配电阻7。反射系数r 可表示为:(5)Z1和Z2分别表示阻抗突变处两端的传输阻抗, 要使其反射系数为零, 就要在驱动端端接匹配电阻, 加入的端接电阻值必须满足下面的公式: (6)式中: Zr表示驱动端内阻, R表示需要端接的电阻, Z0表示传输线的特性阻抗。Z0值确定为70 W, 输出阻抗Zr的值可以从图4所示的DM642的上拉和下拉V-I曲线中获取, 由(7)计算得到Zr在输出为高电平时为10 W, 而在输出为低电平时大约为7.5 W。(a) 上拉曲线(a) Pull up curve(b) 下拉曲线(b) Pull down curve图4 DM642数据线的V-I曲线Fig. 4 V-I Curve of DM642同样, 根据SDRAM的上拉和下拉V-I曲线, 由式(7), 得出SDRAM输入输出阻抗。如表1所示。 可以看出DSP和SDRAM输出阻抗会随电平变化而变化, 考虑到实际应用, 取DSP和SDRAM的输出阻抗统一为10 W, 输入阻抗为无穷大, 根据式(6), 代入相应数值可以得出靠近器件的端接电阻值应为60 W, 端接方法如图5所示。表1 DSP与SDRAM的输入输出阻抗Table 1 Input/Output Impedance of DSP and SDRAM输出阻抗/输入阻抗/高电平低电平DSP数据线107.5DSP控制线和地址线107.5SDRAM数据线1210SDRAM控制线和地址线图5 理论上端接电阻的方法Fig. 5 Termipoint resistance in theory2.3.2 串扰串扰是指信号在传输线上传播时, 因电磁耦合对相邻的传输线产生不期望的电压噪声干扰。电磁耦合分为感性耦合和容性耦合两种7-8。在未端接电阻的情况下, 容易发生串扰。增加端接电阻可以减少反射, 减少了信号因传输过程中因多次反射而产生的震荡, 从而降低了信号的串扰。由于视频处理系统线密度较大, 相邻信号线间的耦合将导致串扰, 并改变信号线的阻抗, 因此需要通过仿真分析确定各类信号线的安全距离、信号串扰的饱和长度和布线长度匹配等约束条件。图6是在布线前建立的串扰仿真模型, 这里只考虑被干扰网络两边相邻导线产生的噪声(为极限情况下总串扰噪声的95%), 其中, IOP3-IOP4和IOP5-IOP6为两条干扰源网络, IOP1-IOP2为被干扰网络, MS14为微带线模型, 传输线长度为1 000 mil理想状态下, 串图6 串扰仿真模型Fig. 6 Crosstalk simulation model扰噪声至少在高电平的10%以下, 最好可以到5%。系统外围供电电压3.3 V, 本系统串扰噪声至多为330 mV, 最好可以到150 mV。2.3.3 延时延时是指信号在系统的导线上以有限的速度传输, 从驱动端到接收端产生的传输延时。DSP的建立时间与保持时间同SDRAM的输入建立时间和输入保持时间的关系可以利用IBIS模型进行分析。选取输出与输出负载之间的点作为关键测试点C, 图7和图8所示为在C点的DSP时序与SDRAM的建立与输入保持时间的关系图。图7 SDRAM的建立时间Fig. 7 Setup time of SDRAM图8 SDRAM的输入保持时间Fig. 8 Input hold time of SDRAM根据图中的时序关系和要求可得出下面结论: tisu(SDRAM) TCLK -Ddata(DSP输出) + tpd-max-DCLK (8)tih(SDRAM) Ddata(DSP输出) + tpd-min-DCLK (9)查阅SDRAM和DSP数据手册, 并应用式(8)进行数据调整, 得到输入输出延时如表2所示: 表2 输入输出延时Table 2 Delay of Input/Output数据手册数值/ns校正后的数值/nstisu(SDRAM)1.51tih(SDRAM)10.5tpd-max4.9不需要校正tpd-min1.3不需要校正将校正后的数据分别代入式(8)、(9)可以得到: Ddata(DSP输出) - DCLK -0.8 (11)实际应根据电路板不同的延时设计进行校正。SDRAM校正延时时间为B0-C0, 对于每一个延时调整值都是相应的B0-C0确定。把相对延时转换成DSP测试平台的和系统电路板的绝对时间, 得到: B0(Data)-C0(Data)(DSP平台) - B0(CLK)C0(CLK) -0.8 (13)每一个测试点C的时序都可以通过仿真工具再现相应的测试平台得到这些数据并进行仿真。对于SDRAM输出数据对DSP时序产生的影响也应该进行详细的分析。上述分析方法同样适用。3 高速信号仿真3.1 反射仿真这里对DM642与SDRAM互连的单根数据线布线进行分析与仿真, 根据通常情况仿真系统中传输线长度设为1000 mil。未端接电阻的数据线的传输时序仿真结果如图9所示。粗线是驱动端的输出波形, 细线是接受端的接受波形。可以看到接受端信号的波动非常严重, 虽然没有越过门限值, 但是已经使噪声容限由原来高电平处的1.1 V和低电平处的0.8 V降低到高电平的409 mV和低电平的393 mV。图10所示为端接60 W电阻的数据线仿真时序图, 可以看出信号质量明显好转, 几乎没有信号的抖动。接下来进行DSP和SDRAM的时钟网络的波形仿真, SDRAM输出时钟最大上升时间为0.8 ns, 如图11图9 未端接电阻的数据线仿真时序图Fig. 9 Data wire simulation timing waveform of notermipoint resistant图10 端接60 W电阻的数据线仿真时序图Fig. 10 Data wire simulation timing waveform of 60 W termipoint resistant图11 DSP与SDRAM时钟网络的仿真波形(150 MHz), 端接60 W (加入1 000 mil短分支线影响)Fig. 11 Clock wire simulation waveform(150 MHz) of DSP and SDRAM, 60 W termipoint resistant (influence of short string branch to signal)所示为端接60 W电阻, 在芯片与端接电阻间加入 1 000 mil短桩线后的波形, 可以看出反射最小, 上升沿、下降沿都小于0.8 ns, 波形可以接受。3.2 串扰仿真在无端接电阻, 信号频率为150 MHz, 两条干扰网络输出信号为1 010的极限条件下, 仿真波形如 图12所示, 最粗的线表示串扰噪声最高达到了897 mV, 已经超过了低电平的阈值电压值0.8 V。端接60 W电阻后, 并考虑1 000 mil短桩扇出线影响, 对数据信号进行了串扰的仿真, 如图13所示。由干扰网络耦合到被干扰网络的串扰噪声大小为250 mV, 已经可以满足系统的要求。图12 数据总线的串扰仿真波形(未端接)Fig. 12 Crosstalk simulation waveform of data bus(no termipoint resistant)图13 数据总线的串扰仿真波形(端接60 W电阻,并考虑短桩扇出线的影响)Fig. 13 Crosstalk simulation waveform of data bus (60 W termipoint resistant and include influence ofstub fan-out wire)综上所述, 端接60 W电阻后反射与串扰噪声大大降低。由于数据线是双向的, 数据线宜采用双端阻抗匹配, 而控制线和地址线是单向传输的, 只进行源端的阻抗匹配即可。3.3 延时仿真在之前的仿真过程中发现, 减少反射与串扰的措施可能会产生新的问题 信号延时。因此有必要对DSP和SDRAM的时序进行仿真。首先根据如图14所示的测试平台对DSP的时序进行仿真。图15为DSP数据线和时钟线C0点的时序仿真图, 从图中取平均值可得C0(Data)为0.59 ns, C0(CLK)为0.58 ns, 代入式(12)、(13)整理后得到: -0.79 B0(Data)(DSP输出) - B0(CLK) 0.81 (14)图14 DSP测试平台Fig. 14 Test platform of DSP(a) 数据线仿真时序图(a) Simulation timing waveform of data wire(b) 时钟线仿真时序图(b) Simulation timing waveform of clock wire图15 由DSP测试平台确定C0的仿真时序图Fig. 15 C0 simulation timing waveform of DSP由DSP发出的信号最多可以比时钟信号超前0.79 ns或者最多可以落后0.81 ns。仿真结果满足要求。系统表层的70 W传输线的单位长度电感和单位长度电容分别为10.6 nH/inch和2.5 pF/inch, 内层的70W传输线的单位长度电感和单位长度电容分别为12.5 nh/inch和2.6 pF/inch。根据传输线模型, 由(15)得微带线的单位长度延时为152.7 ps/inch, 带状线的单位长度延时为180.2 ps/inch。为了严格满足系统电路板设计, 取最大值即180.2 ps/inch。由此可知, 信号线(包括数据线、地址线和控制线)长度不能比时钟线短3 inch以上, 也不能比时钟线长3.5 inch以上。同样对于SDRAM输出数据对DSP时序产生的影响也可以用相应的测试平台进行仿真。图16为确定SDRAM数据输出线C0的时序仿真图。图16 SDRAM测试平台数据线确定C0的仿真时序图Fig. 16 C0 simulation timing waveform of SDRAM通过仿真进一步完善了理论设计, 制定出了相应的布线规范。经过各方面的考虑和设计, 最终确定了该系统的电路板设计方案如下: 板层设计方案为8层板。扇出线的线宽最小为 5 mil, 并且安全间距为5 mil。选择整体板层的特性阻抗为70 W的系统板。其设计基本原则为: 1) 布线层应与映像平面层(地层或电源层)相邻; 2) 电源与地层阻抗尽可能低; 3) 重要的布线层应紧邻地层; 4) 整体信号层的特性阻抗控制在70 W左右。 4 布线后的SI验证与实验验证通过布线后仿真得到SDRAM各接收端的数据与时钟波形如图17所示, 数据线上的噪声远远没有达到高电平或低电平的阈值, 时钟线信号的最小低电平保持时间(2.5 ns)也满足SDRAM的2 ns要求。该视频处理系统完成后, 使用示波器检测了DSP与SDRAM之间的时钟线与数据线的信号, 图18为系统在进行高速视频处理过程中实测的信号波形。如图18(a)所示为时钟线信号波形, 在100 MHz的频率下, 信号非常稳定, 抖动很小。图18(b)为数据线信号在频率为50 MHz情况下的波形, 噪声远远没有达到门限值(高电平门限值为2 V, 低电平门限值为0.8 V), 可以满足系统对信号完整性的要求。(a) 数据线仿真波形(a) Simulation waveform of data wire(b) 时钟线仿真波形(b) Simulation waveform of clock wire图17 布局后仿真波形图Fig. 17 Simulation waveform after layout(a) 由示波器测量的时钟线信号(a) Measured clock wire signal(b) 由示波器测量的数据线信号(b) Measured data wire signal图18 由示波器测量的信号Fig. 18 Measured signal5 总 结基于信号完整性基本理论, 针对自行研发的高速视频处理系统对串扰、反射, 以及延时等信号完整性问题进行分析, 对系统的特性参数进行优化选择, 制定了整个系统的参数基准, 找出了反射和串扰的解决方法并对延时仿真分析, 最后确定了整个系统的约束条件。由仿真和分析的结果制定相关布局、布线规则约束系统设计, 最后对系统进行仿真验证和实验验证, 达到良好的设计效果, 缩短了硬件设计的开发周期, 也进一步证明了高速系统的设计方法和仿真分析的重要性。参考文献: 1 李玉山. 信号完整性分析M. 电子工业出版社, 2005, 4: 5-12.LI Y SH. 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