用74L161构成模14加法计数器(置数法).doc

数电技术课程实践班级：12电本姓名：徐保霞 学号：201292150118 指导教师：崔用明设计一个用74L161组成的14进加法计数器一、 摘要:本设计主要是对四位二进制同步计数器74L161（异步清除）的同步预置控制端进行分析设计,使74LS161能克服触发器的工作速度的差异情况以及竞争冒险现象，实现了使同步预置信号能够持续足够长的时间，从而使74LS161能够从0000这一状态复位变为1101状态,成功得竞争结果，实现十四进制计数器的设计。英文摘要：This design is mainly to four binary synchronous counter 74 L161 (asynchronous clearance) analyze the synchronous reset control end of the design, make a 74 ls161 can overcome the trigger the differences of working speed and competitive adventure phenomenon, has realized the synchronous preset signal can be sustained long enough, so that 74 ls161 can this state is reset to 0000 from 1101, a competition to succeed as a result, achieve 14 into the design of the system counter.关键词：计数器、同步预置二、设计要求1）熟练掌握加法计数器、74L161的基本概念。2）实现14进加法计数器的设计 3) 掌握并分析结果三、设计步骤 1、 电路组成框图（图1-1）图1-12、 电路原理图（图1-2）图1-23、元器件选择 74L161、与非门、数码管4、参数的设计计算 设0000为预置数，则十四进制加法计数器的有效态为0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101（图1-3）图（1-3）将输入端的数据d3d2d1d0=0000设为预置数，在输入时钟脉冲CP上升沿的作用下,EP、ET、RD接高电平，当输出端Ql输出为低电平时接与非门，此时Ql输出为高电平，与Q3 Q2 Q0再通过一个与非门，此时“0”接入LD，实现RD1、LD0，达到设计要求输出为预置数0000。 5、工作原理 74L161的有效状态，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111（图1-4）。图1-474L161的功能表清零预置使能时钟工作模式RDLDEP ETCP011110111 0 1 01 1置零预置数保持保持（但C=0）计数74LS161具有以下功能： 异步清零。当RD0时，不管其他输入端的状态如何，不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ00000），称为异步清零。 同步预置数。当RD1、LD0时，在输入时钟脉冲CP上升沿的作用下，输入端的数据d3d2d1d0被置入计数器的输出端，即Q3Q2QlQ0d3d2d1d0。由于这个操作要与CP上升沿同步，所以称为同步预置数。 计数。当RDLDEPET1时，在CP端输入计数脉冲，计数器进行二进制加法计数。 保持。当RDLD1，且0，即两个使能端中有0时，则计数器保持原来的状态不变。这时，如EP0、ET1，则进位输出信号C保持不变；如ET0则不管EP状态如何，进位输出信号C为低电平0。四、仿真1、仿真图2仿真结果注：经过仿真没有出现误差五、心得体会 通过这次的设计实践增强了自己的自学能力，自己查阅资料、设计电路图、参数计算等过程中我对这门课产生了兴趣，