dq099基于单片机+CPLD体系结构的信标机设计
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dq099基于单片机+CPLD体系结构的信标机设计,毕业设计
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- I - 基于单片机 +CPLD体系结构的信标机设计 摘要 在机场的无线电通信导航设备中，信标机是一种重要的导航设备，因此对信 标机的研究和设计具有十分重要的战略意义。 我撰写的论文题目是基于“单片机 +CPLD 体系结构的信标机设计”，此论文 主要针对现在使用的信标机设计技术及元器件类型相对陈旧，实现功能过于手工 化、分离元件过多，体积大、重量大、维修困难等问题，为实现设备的小型化、 模块化和标准化，进一步提高设备的集成度和可靠性，提高智能化，为此，我根 据目前广泛应用于各类仪器、设备中的单片机、 CPLD器件，对基于单片机 +CPLD 体系结构的信标机设计方法进行了浅显的探讨。 设计的主要内容如下 : 1.对单片机、 CPLD 和 FPGA性能特点进行分析，提出了基于“单片机 +CPLD体 系结构”的信标机设计方案 ; 2.在 CPLD中实现音频信号分频的计算方法，给出了设计原理图 ; 3.单片 机 与 CPLD 接口以总线方式 实现译码、数据和控制锁存功能的 VHDL设计 ; 4.信标发射机的设计 ; 5.给出了整机监控流程图和单片机监控程序的编制。 本文详细介绍了信标机的实现方法，对实 现信标机的小型化、微机化进行了 有益的尝试，具有一定意义。 关键词 单片机 信标机 CPLD nts- II - Based on “MCU+CPLD Architecture” to design beacon tranmitter Abstract Beacon transmitter is an important device to the wired comunication and navigation in airport,so its of great strategic value to make applied researches. This papers name is baseed on MCU+CPLD Architecture to design beacon transmitter. this thess points out some disadvantages of device ,such as technology backward in technique and type of components obsolete， manual operations， many absolute components， very large size and weight,operating and maintaining diffculty. In order to small size and modules and standardization ,and improve the devices intergrated and very high enough realiability ,intelligence, I explored the method of beacon transmitters designing based on MCU+CPLD Architecture,according to MCU,CPLD components applied to the many instrument and device. The major work of this dissertation is as follows. 1. Analysising the feature of MCU,CPLD, FPGA, I provided the method of beacon transmitter basee on MCU+CPLD Architecture. 2. Audio signal frequency is implemented in CPLD,give the schematic of the designing. 3. Decording,latching data controlling signals are implemented in CPLD by interface between MCU and CPLD. 4. Beacon transmitters designing. S. Drawing the flow chart and making the MCU controlling and monitered programe. This paper introduced the method of the beacon transmitter, and gived the advantage tastes bymaking beacon transmitter very small size and controlled by computer. Key words MCU beacon transmitter CPLD nts - 1 - 目录 第一章 绪论 . 1 1.3研究背境 . 2 第二章 解决方案、设计内容和技术难点 . 3 2. 1解决方案 . 3 2.1.1 CPLD/FPGA 器件及 EDA设计技术 . 3 2.1.2“单片机 +CPLD体系结构”的特点 . 5 2.2设计内容 . 7 2.2.1信标机的系统结构框图 . 7 2.3技术难点 . 8 2. 3. 1 CPLD 与单片机的接口方式 . 8 2. 3. 2 CPLD 片内功能的实现 . 8 2.3.3可编程逻辑器件的选型 . 8 第三章 CPLD 片内逻辑功能设计 . 9 3. 1 CPLD选型 . 9 3. 1. 1 CPL。与 FPGA的逻辑结构、互连结构和编程工艺的比较 . 9 3. 1. 2 CPLD 与 FPG使用性能的比较 . 11 3.1 .3可编程器件及 EDA工具选型 . 12 3. 2 CPLD与单片机的接口设计 . 13 3.3基于 CPLD的功能实现 . 15 3.3.1音频信号产生电路模块 . 15 3.3.2 I NTERFI 模块 . 17 3.3.3键控信号产生电路，主要产生键控调制的键控信号 . 18 第四章 整机硬件总体结构设计 . 21 4.1单片机选型 . 21 4.2主控制板设计 . 21 4.2.1 CPU模块 . 21 4.2.2显示和按键模块 . 21 4.2.3 CPLD 外围模块 . 23 4.2.5 控制模块 . 23 4.3发射机设计 . 23 4.3.1晶体振荡模块 . 24 4.3.3 75MHz 低通滤波器模块 . 25 4.3.4同轴继电器 . 26 4.4.1 音频信号稳定放大模块 . 26 4.5键控调制放大模块 . 27 4. 5. 1 键控调制放大模块原理框图 . 27 4.6天线 . 27 第五章 整机软件流程图设计 . 28 5 .1系统功能描述 . 28 5.2 整机软件设计主程序流程图及程序模块说明 . 28 5.2.1准备程序 . 28 第六章 结束语 . 31 nts - 2 - 参考文献： . 32 致谢 . 33 附录 1 射频放大模块电路图 . 34 附录 2 键控调制放大模块电路图 . 35 附录 3 缩写注释 . 36 nts - 1 - 第一章 绪论 在机场的无线电通信导航设备中，信标机是一种重要的导航设备。目前， 机场所有的 63-B型信标机为上个世纪 60年代产品。该设备采用电子管技术，分立元件多，设备功耗大，功能单一，技术落后，已不能满足机场设备现代化的使用要求，为此，我根据目前广泛应用于各类仪器备 、设 中的单片机，针对信标机的技术要求，提出了基于单片机 +CPLD体系结构的信标机设计方案。 1 .1 63-B型信标机简介 63-B 型信标机备用于向空中垂直发射无线电信标信号 ，当飞机通过信标机上空时， 飞机上的信标接收机接收到该信标信号，就可以判断飞机是否通过该点上空。 1.1.1组成 该信标机主要由发射机、手提式电压表、手提式电流表、天线电缆、七单元 ll木天线几部分组成。 1.1.2工作原理 工作原理是利用键控己调超高频振荡，垂直定向发射，作为定点标志。 1.1.3技术性能指标 工作频率 :75MHz频率稳定度士 2 X 104 音频 :400Hz士 5%， 1300 Hz士 5%， 3000 Hz 士 5% 发射机的功耗为 500VA 1.2存在的问题 63-B型信标 机是机场试飞工作中担当重要的导航任务，但随着电子技术的发展和现代化试飞要求的不断提高，该型设备在使用过程中逐渐显露出如下问题 : nts - 2 - 1.2.1设计技术及元器件类型相对陈旧 该设备是 60年代的电子管技术，元器件以电子管等分立元件为主，已属落 后淘汰产品。 1.2.2功能实现方式太过于手工化 该设备的功能实现是通过人工操作各类按键来进行控制，人机界面差，监测 是通过一个外置电流表和一个电压表来进行监测。 1.2.3分立元件过多导致可靠性差，维修困难 该设备分立元件的种类和数目过多，导致可靠性差， 维修过程中查找故障困 1.2.4体积大，重量重 该设备的体积为 800 X 600 X 700mm，重量为 50KG。该设备分立元件的种类 和数目过多，元器件型号陈旧，元件尺寸大，是造成体积大，重量重的主要因素。 1.3研究背境 为提高信标机的可靠性，减小体积，减轻重量，提高智能化程度，我结合当 前的微机控制技术，对信标机的实现方案进行探讨，对促进导航技术的发展和设 备的更新具有重要的意义。 nts - 3 - 第二章 解决方案、设计内容和技术难点 2. 1解决方案 针对设备中 存在的问题，结合现代化集成电路领域的先进技术，本文提出 以“单片机 +CPLD体系结构实施对原系统的集成化设计和设备改型，可实现设 备的小型化、模块化和标准化，进一步提高集成度和可靠性，降低设备功耗。 2.1.1 CPLD/FPGA器件及 EDA设计技术 现代电子系统一般由模拟子系统、数字子系统和 CPU子系统三大部分组成。 数字系统以往是采用传统的搭积木式的方法进行设计，即由器件搭成电路板，由 电路板搭成电子系统，系统中分立元件的种类多且数目大。随着半导体技术、集 成技术和计算机技术的发展，可编程器件和 EDA技术逐步得到普及，电子系统设 计发生了革命性的变化，解决了以往以分立元件为基础的电子系统存在的不足。 现在，利用可编程器件和 EDA技术和 EDA工具，就可以通过设计芯片来实现系统 功能，将原来由电路板设计的大部分工作放在芯片的设计中进行，极大地减少了 设计的盲目性，提高了设计效率。 可编程 ASIC是指由用户编程来实现所需功能的专用集成电路， CPLD和 FPGA 是可编程 ASIC中极具魅力的可编程器件，它们是现代化系统设计、电路设计和 工艺设计紧密结合的产物。 CPLD/FPGA器件的设计可 以分为设计输入、设计实现和器件编程三个步骤及 相应的功能仿真、时序仿真和器件功能测试三个验证过程，见图 2.1.1 nts - 4 - 图 2.1.1可编程器件设计流程图 由图 2.1.1可见，电路的设计与连接完全反映在芯片设计中，在下载之前的 设计输入和综合、仿真等工作都是通过软件来完成的。这种设计方法具有研发周 期短、成本低、设计灵活等优点，而且，其可编程特性使系统内的功能可以像软 件编程一样进行配置，实时地进行灵活而方便的更 改和开发。这种“软”硬件的 系统设计概念使电子系统具有极强的灵活性和适应性。 EDA技术两个重要的基本特征是“自顶向下”的设计方法和 VHDL 硬件描述 语言。“自顶向下”的设计方法是指从系统级入手，在顶层进行功能方框图的划 分和结构设计，然后在方框图一级利用硬件描述语言来描述高层次的系统行为， 最后进行逻辑综合优化。这种设计方法有利于发现在早期发现结构设计中的错 误，提高设计的成功率。 硬件描述语言使得设计者在比较抽象的层次上描述设计的结构和内部特征。 它的突出的优点有 : 便于组织大 规模系统设计 VHDL提供了从行为级、 RTL级、逻辑门级 到最终电路级和版图参数的多层次描述，整个设计过程都在 VHDL的环境下进行。 随着 EDA工具功能的优化，设计者可以逐步进行提高设计的层次，而相应的较低 层次的 VHDL可由 EDA 自动生成，从而提高开发效率。 语言的公开可利用性高 VHDL语言已经成为 IEEE标准，得到众多 EDA工具的支持。 设计与工艺无关 VHDL代码的可移植性和可利用性好，便于设计的复用 和继承。 设计实现：优化 功能仿真 时序仿真 器件功能测试 设计输入原理图 编程和下载 nts - 5 - 2.1.2“单片机 +CPLD 体系结构”的特点 单片机系统是当前应用最 广泛、最典型的现代电子系统，具有智能化的硬件 体系结构，主要由软件来完成系统功能，是以计算机为核心的一种“柔性硬件， 因此设计者们拥有相当自由的开发空间，可以形成自己的开发风格。以纯单片机 为核心的系统设计优势主要表现为以下几点 : 时序控制能力强 单片机有专门的时钟电路产生时钟信号，其定时单位有拍节、机器周期、指 令周期，根据指令和所需的机器周期数的不同可分为单字节指令单机器周期和单 字节指令双机器周期、双字节指令单机器周期和双字节指令双机器周期以及双字 节指令三机器周期。单片机执行指 令是在时序控制下严格按时序进行工作，它从 外围设备接收和发送数据性都是按程序指令顺序进行控制，不存在并行机制，有 力保证了整个应用系统的有序进行。 设计简单快捷 单片机实际上一个微型计算机系统，其内部逻辑结构包含 CPU, RAM, ROM, 定时器、计数器、并行 1/0口、串行口、总线、中断控制系统和系统时钟等资源， 这些功能模块已作为内核嵌入。对设计者而言，只需要了解其操作方式和指令周 期和指令系统，便可以在软件中方便地实现许多模块级功能。 性价比高 1976年第一 款 8位单片机问世，它以体积小、控制功能全、价格低等特点 赢得了广泛的应用和好评。随后，各种系列和型号的单片机芯片就如雨后春笋， 层出不穷。现在，单片机已广泛应用于生活和生产的各个方面，如工艺自动化、 军事装备、通信产品、家用电器、消费电子等，长期稳定的发展和广泛的应用研 究使其性价比高，并且积累了大量的技术参考资料。 纯单片机控制方式的缺点主要表现为 : 端口数目有限 普通单片机的引脚数目为 40左右，主要包括电源、时钟、复位、控制信号、 工 /0端口等。如果用这些端口直接产生各外围设 备所需的数据和空子信号，其数 目通常不能满足要求，这样就需要在外部添加译码和锁存电路来扩展 1/0端口， 由此整个系统将变得庞大和复杂，设备的体积和重量也会增加。 系统硬件连线复杂 以纯单片机为控制核心的系统中，由于添加了许多分立元件来扩充控制端 口，这必将导致硬件连线复杂，信号之间的干扰增大，可靠性降低，系统功耗也 增大。 nts - 6 - 以纯 CPLD为控制核心的系统的设计优势在于 : 可靠性高 CPLD均采用了现代先进的编程工艺和合理的内部互连结构，可以保证较高 的可靠性。另 外，对于运用 VHDL输入的设计，其实现方法独立于器件工艺，避 免了具体的电路搭建可能造成的不可预知信号干扰和布线不合理等问题，有利于 提高系统性能。 设计效率高 CPLD内部的基本结构是一些基本的宏单元或逻辑块，每个芯片中含有几十 到上千个这样的基本单元，芯片的端口资源也相当丰富，用户可用管脚可从几十 到二、三百，很容易完成以数字电路方式实现的各种逻辑控制功能。 IP核的开 发和广泛应用更提高了设计的有效性，缩短了开发周期。 另外， CPLD/FPGA 具备真正并行执行，其中 VHDL模型中包含并行执行的机 制。如图 2.1.2所示，如果输入集 1和输入集 2同时有效，则逻辑块 1和逻辑块 2同时被激活，逻辑块 3会在逻辑块 1或者逻辑块 2的输出有效时被激活。当信 号传播通过逻辑块 3 时，新变化的信号又可以通过逻辑块 1和逻辑块 2传播，即 信号流可以同时在三个块中流动。这种并行处理能力无疑大大提高系统工作效 率，同时也有利于协调并发的低速设备和顺序执行的高速处理器之间的通信。 图 2.1.2逻辑块映射到进程框图 而单片 机程序实际上按顺序执行的，并不具备并行处理能力，只不过从仿真 的角度上可以把它们的执行看成是并行的。 集成度和保密性高 CPLD/设计的一个显著优势在于，它们像一张白纸，设计者可以定制系统功 能，在芯片内实现几乎所有的数字逻辑。这种集成化设计摆脱了引进分立元件的 限制，给系统的可靠性和保密性带来了较高的保障，对于军用设备的研发具有重 要意义。 相对于单片机， CPLD控制方式的缺点主要表现为 : 本身不具备内部寄存器 逻辑块 2 逻辑块 1 逻辑块 3 输入集 1 输入集 2 输出 nts - 7 - CPLD并不像单片机那样本身含有寄存器、计数器 、中断等资源，虽然可以 利用其内部逻辑单元来实现这些功能，但容易耗费大量的资源。 时序控制能力不如单片机强 上面提到， CPLD 具备真正的并行执行，这一方面成就了它的高效设计，但 另一方面也给实现控制带来了很多问题。如上图，如果逻辑块 1和逻辑块 2中有 相同的进程敏感信号表而函数关系不同，这样很容易导致逻辑块 3接收信号紊 乱。因此，设计者，需要充分考虑并行执行过程中时序关系对信号的影响。 通过以上分析可见，单片机和 CPLD有很强的互补性，而“单片机 +CPLD体 系结构则能够有效克服单 纯以单片机为控制核心和单纯以 CPLD为控制核心的系 统的缺点，并且把二者的长处最大限度地发挥出来。在基于该体系结构的系统中， 单片机担当控制核心，而在 CPLD中实现单片机 1/0口扩展，产生系统所需的各 种数据和控制信号，从而去掉译码器、锁存器、缓冲器等分立元件，大大简化硬 件连线，提高可靠性。另外，系统中的纯数字电路，如计数、分频和一些基本逻 辑功能都可以在 CPLD 中集成设计。结合二者长处，基于单片机 +CPLD 体系结构 的系统具备可靠性高、功耗低、保密性高、体积小、重量轻等优点，满足当前军 事设备的性能要求 。 2.2设计内容 = 信标机的设计内容包含两部分，一部分系统硬件设计，另一部分为系统软件 设计。 2.2.1信标机的系统结构框图 图 2.2. 1 信标机的系统结构框图 基于单片机的信标机的系统结构框图见图 2.2.1。主要 CPU, CPLD、监测控 制板、显示面板、按键控制板、监测信号变换板、两路发射机、同轴继电器、发 CPU CPLD/FPGA 监 测控制 监测信号变换 发射机 B 同轴继电器 发射机 A 显示和按键 发射天线 监测天线 nts - 8 - 射天线、监测天线等组成。 2.3技术难点 2. 3. 1 CPLD与单片机的接口方式 本信标机的设计旨在探 讨单片机 +CPLD的应用，实现信标机的小型化、集 成化和高可靠性， CPLD 与单片机的接口方式对数据和控制信号的可靠性有一定 的影响，因此，需要分析各种接口控制方式的特点及适用范围，探讨适合本方案 设计的接口方式和实现手段。 2. 3. 2 CPLD片内功能的实现 在 CPLD中实现原来分离元件的功能并不等于简单的逻辑模块的搬家，要考 虑到 CPLD内部具体信号之间的干扰以及设计实现过程中的映射、布局和布线。 另外， CPLD片内功能的设计有原理图和 VHDL语言等输入方式，可以根据它 们的特点，从设 计的有效性和方便性出发，结合二者的优势采取原理图和 VHDL 语言混合输入方式，实现高效而简洁的设计。 2.3.3可编程逻辑器件的选型 本方案设计中涉及到可编程器件的选型，需要根据系统需求综合考察各方面 的因素，如片内资源、 I/0数目、管脚延迟、时序可控制性、低功耗、性价比等。 nts - 9 - 第三章 CPLD 片内逻辑功能设计 3. 1 CPLD选型 CPLD和 FPGA在灵活的用户可编程特性、快速的设计和诊断能力上极其相似， 因此常相提并论，但实际上，二者的逻辑结构和互连结构却存在本质的区 别，这 导致它们在速度与性能、擅长设计领域、设计方法、设计周期、功耗、编程与配 置等方面拥有各自的特点。在器件选型过程中，需要比较它们各自的优势，扬长 避短，有利于提高设计成功率，加快设计进程。 3. 1. 1 CPLD与 FPGA 的逻辑结构、互连结构和编程工艺的比较 一一 CPLD与 FPGA 的逻辑结构比较 PLD是最早的可编程器件，它的基本逻辑结构为与或阵列，能有效实现“积之和” 形式的布尔函数。其中， PAL是与或阵列固定的结构，其输出是若干个乘积项之 和。 CPLD是基于 PAL 结构的复杂 PLD，由多个 类似于 PAL的功能块组成，具有很 长的固定于芯片上的布线资源，通过位于中心的互连矩阵连接在一起，如图 3.1.1 所示。 图 3. 1. 1 CPLD结构 CPLD的基本结构是宏单元，宏单元以 LB 的形式排列，每 16个宏单元组成 LB LB LB I/O 互连矩形 I/O LB LB LB LB LB nts - 10 - 一个逻辑块。逻辑群是更大的逻辑单元，包括 8个逻辑块，所有的逻辑群都连接 到通一个可编程互连矩阵。 CPLD器件中每个逻辑块的扇入较大 ，通常有数十个 输入端和一二十个输出端，每个芯片分为十几块，属于粗粒结构。 通常，一个宏单元包含一个寄存器以及其它有用特性，使用多达 16个乘积 项作为输入，设计人员可以部署大量的组合逻辑而不用增加额外的路径，所以 CPLD被认为是“逻辑丰厚型”即片内逻辑门比寄存器的数量多。 FPGA是由布线资源分隔的可编程单元构成阵列，又可由可编程 1/0单元围 绕阵列构成整个芯片，排成阵列的逻辑单元由布线通道中的可编程内连线连接起 来实现逻辑功能，分段的金属互连线可以由可编程开关以任意方式连接形成逻辑 单 元之间要求的信号线。 FPGA的逻辑块是 CLB，特点是扇入少，输入变量为 4-9个，输出变量为 1 -2个，每个芯片中有几十到上千个这样的单元，属于细粒结构。每块芯片的门 数量比 CPLD大得多。 FPGA包含丰富的寄存器和具有快速系统速度的逻辑门，是“寄存器丰富型” 器件，即片内寄存器比逻辑门的数量多。 从总体结构来说， CPLD是粗粒结构，属逻辑丰厚型器件 ;FPGA是细粒结构， 属寄存器丰富型器件。 一一 CPLD与 FPGA 的互连结构比较可编程而或门 CPLD的逻辑群互连是 集总式开关元件，即路由资源是连接在一起的。由 FPGA 结构图可以看出，每个逻辑群都连接到互连矩阵，这使得任意两个逻辑群之间的 延时相等，具有延时可预测性，从而给设计带来方便。 当然，这种集总式的互连方式也使得 CPLD 芯片逻辑群数量不能太多，限制 了其规模。 而 FPGA的逻辑块互连是分布式的，即分段布线，其延时与系统布局有关。 由 FPGA的逻辑结构图可以看出，每两个逻辑块间的延时由它们之间的分段互连 线的路径决定。对于 FPGA，每次逻辑变动都需要重新布局，互连路径也会改变， 因此，延时可预测性 较差。 另外， FPGA是细粒结构，这意味着逻辑块之间存在“细粒延迟”。如果将少 量的逻辑紧密排列在一起，由于逻辑块间的互连路径较短，因此也可以获得相当 高的速度。 CPLD和 FPGA缺点的分析。 FPGA的编程工艺的比较 ,下表是对它们的比较和相关的性能分析 nts - 11 - 表 3.1 CPLD和 FPGA的分析 比较内容 CPLD FPGA 编程工艺种类 EPROM,EEPROM,Flash SRAM,反熔丝 编程工艺说明 可以反复编程，但一经编程，片内逻辑就被固定，除非擦除重写。 SRAM型：掉电后信息不 能保存，必须与存储器联用来存放编程数据。 反熔丝 型 ：只允许一次编程 相关性能优点 可靠性高，可以加密 SRAM型：工作时可通过更换存储器来实现不同逻辑。触发器多，功耗低。 反熔丝型：成本很低，性能稳定可靠 相关性能缺点 占用面积大，功耗大，导致相同集成规模芯片中的触发器数目较少。编程信息在适用时不能变化。 SRAM型：每次上电必须先对芯片进行配置才可以适用。 反熔丝型：不能反复编程 当然，新一代 CPLD 和 FPGA芯片在制造工艺上相互取长补短，二者之间的界 限也不是绝对的了。例如 ALTERA公司的 FLEX8000 和 FLEX IOK系列产品采用了 FPGA结构的查表结构的小单元、 SRAM编程工艺，又使用了 CPLD的集总总线的互 连方式，这样它就兼备了速度高和逻辑块间延时可预测性的优点。 3. 1. 2 CPLD与 FPG使用性能的比较 速度 可编程器件的实现实际上就是将设计单元装入芯片，在通过布线资源把它们 连接起来，因此整块芯片的最终性能是单元速度与互连速度的组合。 FPGA的细 粒结构决定其单元速度要高于粗粒结构的 CPLD。但对于多级逻辑来说，随着设 计密度的增加， FPGA互连结构决定其路由延迟也会快速增加，而 CPLD 的粗粒结 构和路由方式所带来的互连速度能很好适应这类设计。 擅长领域 CPLD是粗粒结构，扇入扇出都比较大，片内逻辑门丰富，而且时延具有可 预测性，这些特点使其适合于输入密集、逻辑复杂的控制密集型系统。 FPGA的 nts - 12 - 逻辑块扇入扇出都很小，片内寄存器丰富，逻辑块的单元速度也相当高，适合于 逻辑级数少的数据密集型系统。 设计方法 很多设计者都喜欢用分步设计方法，即每完成一小部分设计就进行调试，调 试通过后在加入新的设计部分。 CPLD的时延可预测性使其更适合这种方法。而 对于 FPGA则比较难实现施行，因为每次设计改动都将导致动态重构，器件性能 和引脚位置也会随之变化，这样需要反复试验才能达到满意效果。 设计周期 CPLD的路由结构使得布放设计任务容易进行，软件编译比 FPGA 快。 CPLD的 时延可预测性给缩短设计周期带来许多有利条件。而对 FPGA，除了逻辑设计外， 还要进行时延设计，而逻辑布局和时延又是相互关联的，这样， CPLD 的设计周 期比 FPGA短。 功耗 在逻辑功能和系统频率确定后，芯片的功耗 P与分布电容 C、工作电压 V之 间满足以下的关系式 :P=CVZf，此关系式说明，在工作电压和频率一定的情况下， 分布电容 C直接影响器件的功耗。布线路由是产生分布电容的主要原因之一，分 段布线路由的互连结构对降低器件功率和提高可靠性的显著作用。 编程与配置 CPLD和 FPGA的编程与配置方式也不尽相同。 ROM型 CPLD的另一特点是，编 程信息相对固定，芯片一经编程，片内逻辑就被固定，在使用时不能变化。 而对 SRAM型 FPGA 器件，通常都将各点 的编程数据存储在 EEPROM(或 EPROM) 中，芯片上电时，首先将各编程点的触发器按 EEPROM中存储的数据置位， FPGA 就能执行所设定的功能。在这种方式中，各实际的连接器件并不像 CPLD那样被 烧死。 而在信标机设计内容中，可编程器件的主要完成音频信号产生电路模块，主 要产生 400Hz, 1300Hz, 3000Hz 音频信号 ;INTERF 模块，主要完成译码及数据和 各种控制信号的锁存功能 ;键控信号产生电路，主要产生调制信号。 综合上述对 CPLD 和 FPGA的比较分析，我认为选用 CPLD器件更加合适信标 机的设计。 3.1 .3可编程器件及 EDA工具选型 基于以上考虑以及系统需要，选用 XILINX公司的 XC9500系列 XC95144 型号 的 CPLD芯片，封装选为 TQFP-100脚，该芯片的主要特征简单描述如下 : 5V供电， 144 个宏单元 ; nts - 13 - 管腿间逻辑延迟为 7. 5ns ; 系统工作频率可达 140MHz; 在系统可编程 ; 快闪存储技术 驱动能力强 ;每个输入 /输出口的负载电流可达 24mA，可直接驱动 LED 显示而无需另加驱 动电路。 保密和抗干扰性 ;XC9500器件包含先进的数据保密性，它可以完全保 护编程数据不被非法读取和擦除。 增强引脚锁定功能。 XC9500系列器件的结构特性着重系统内编程的要 求，增强的引脚锁定功能可以避免重做昂贵的印刷电路板。 ISE Foundation6.1 是 XILINX公司新推出的支持该公司 Virtex, Spartan, Coolrunner和 XC9500 系列器件的 EDA工具，涵盖了设计输入、综合和验证等过 程。 ISE Foundation 包含了业界用于可编程设计的 最先进的时序驱动实施工具。 综合以上考虑，本设计的可编程逻辑器件选用 XIL工 NX公司的 XC9500系列 XC95144型号的 CPLD 芯片，设计工具选用该公司的 ISE Foundation6.lo 3. 2 CPLD与单片机的接口设计 CPLD与单片机接口方式一般有两种一总线方式和独立方式。独立方式中， 接口逻辑无需遵循单片机内固定的总线方式和读 /写时序，其通信时序由设计的 软件自由决定，形式灵活，但其缺点是稳定性不够高。 而以总线方式通信有许多优点 : 可靠性高 单 片机以总线方式来实现对 CPLD的控制，其通信工作时序是纯硬件行为， 并且严格按照单片机的总线读写时序工作，控制可靠性比较高。 单片机编程简洁，速度快 通过指令 MOVXDPTR, A 和 MOVXA, CDPTR 即可读 /写相应的数据和控制信号， 编程非常简洁。 硬件实现效率高 如 CPLD与 MCS-51单片机的总线接口通信逻辑图所示，如果将图中的译码器 设置足够的译码输出以及足够的锁存器，就能够通过单片机的 19条 1/0线 (P0, P2, ALE, WR, RD)来实现系统 所需的各种类型的数据和控制信息的交换。 单片机易于实现与 SRAM或 ROM的接口 该接口方式可以利用类似于微处理器系统的 DMA工作方式，首先由 CPLD对 外围器件进行高速采样，并将数据暂存于 SRAM 中，采样结束后，通过 CPLD中的 nts - 14 - 逻辑切换，使单片机与 SRAM总线方式通信。 CPLD与单片机以总线方式通信的逻 辑设计。重点在于了解单片机的总线读 /写时序，根据时序图来设计逻辑结构。 MCS-51单片机的时序图，其时序电平变化与单片机工作时钟频率有关。 地址锁存使能信号，可利用其下降沿将 PO 口作为低 8位地址锁存于 CPLD中的 地址锁存器 LATCH-ADDRES。当 ALE将低 8位地址通过 PO锁存的同时，高 8位地 址己稳定于 P2口，单片机利用读指令允许 PSEN 的低电平，从外部 ROM 中将指令 从 PO口读入，由时序图可见，其指令读入的时机是在 PSEN的上升沿之前。接下 来， P2口和 PO口分别输出高 8位和低 8位的数据地址，并由 ALE的下降沿将 PO 口的低 8位锁存于地址锁存器。 单片机从 CPLD 中读数据时，置 RD信号为低电平，通过指令 MOVXA, DPTR 可 由 PO口将锁存器 LATCH-INl中 的数据读入 A 寄存器。相反，若要将 A寄存器中 的数据写入 CPLD需通过 MOVXDPTR, A将 DPTR 中的高 8位和低 8位作为地址分别 向 P2口和 PO口输出，然后在 WR信号为低电平期间结合译码，将 A 寄存器中的 数据写入相应锁存器。 图 3. 2. 1 CPLD与 MCS-51单片机的总线接口通信逻辑图 WR P2 RD P0 ALE CPU 译码 WR-ENABLE1 WR-ENABLE2 . 地址所存 LATCH-ADDRESS P0 WR-ENABLE2 LATCH-OUT2 WR-ENABLE4 LATCH-OUT4 LATCH-IN1 WR-ENABLE1 LATCH-OUT1 CPLD nts - 15 - 3.3基于 CPLD的功能实现 根据第二章提出的设计内容， CPLD要实现的功能模块如下 : 3.3.1音频信号产生电路模块 此部分主要产生信标 机所需要的 400Hz, 1300Hz, 3000Hz 频率信号，直接利 用 CPLD库里的计数器来实现非常方便，
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