DZ291 基于EDA和单片机技术的逻辑分析仪设计课件
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DZ291 基于EDA和单片机技术的逻辑分析仪设计课件,毕业设计
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1 基于单片机和 EDA 技术的逻辑分析仪设计 夏新恩 1 洪远泉 2 (1.韶关学院计算机科学系，广东韶关 512005； 2.韶关学院实验中心 ) 摘要 ： 本设计 采 用 单片机控制 8 路逻辑信号电平采集； 采用 EDA 技术设计的 CPLD 芯片处理逻辑信号，控制点阵扫描 和 分析结果在示波器上显示；单片机和 CPLD 间采用中断方式交换数据 。 该设计具有 1、 3 级触发方式，触发字位置 和 浮动时标线显示 等功能 ,以及 友好操作界面和波形稳定 显示等 特点 ，并 拓宽示波器使用功能 。 关键字： 点阵扫描 控制 ；逻辑分析； CPLD； VHDL 编程 The design of the logical analysis apparatus of one-chip microcomputer and the EDAs technology baseding on Xia Xinen1 , Hong yuanquan2 (1.Dept. of Computer Science and Technology, Guangdong Shaoguan University , Shaoguan 512005 2.The experiment center, Guangdong Shaoguan University ) 【 Abstract】 This design uses the one-chip microcomputer to be controlled gathering of logical signal levels of 8 tunnels, Use CPLDs chip of EDAs technical design to the logic signal processing and Control scanning to the lattice signal and The result of display analysis on the oscillograph , Use the interrupt mode exchange data between one-chip microcomputer and CPLD. this design has 1 and 3 grade of method of activation , trigger word seat display and time to be marked thread display etc. merit ability， As well as friendly operation interface and waveform stabilization what shows etc. characteristic , And widen the oscillograph use merit ability . 【 Key words】 The lattice scanning control; The logical analysis; CPLD; VHDLs programming 1 引言 逻辑分析仪 是 数字 电路调试和信 号分析 中 不可缺少的工具 。 本设计 参照“ 2003 年全国大学生电子设计竞赛”的题目， 用 双踪信号 示波器 作为 逻辑分析结果显示设备 ； 用单片机控制逻辑信号采集和逻辑分析仪的各项功能操作 ； 用 EDA（电子设计自动化） 技术设计的 CPLD（复杂可编程逻辑器件） 芯片处理逻辑信号，控制逻辑分析结果波形的点阵扫描 ； 达到 一般逻辑分析仪应有的功能和指标 1。本 设计的 逻辑分析仪特点是性能稳定、成本低 ， 并拓宽了示波器使用功能。 2 总体结构及 各 硬件设计 逻辑信号分析的 总体结构 如图 1 所示； 其中逻辑分析仪由 8 路逻辑信号检测电路、 单片机系统 和 CPLD 点阵 扫描 控制电路构成。 逻辑分析仪能接受 8 路逻辑信号 (D7D0)和位传送时钟信号 (B-CLK)；其接受的逻辑信号形式如图 2 所示。 逻 辑 信 号发 生 器8 选 1模 拟 开 关( C D 4 0 5 1 )A D 转 换( M A X 7 8 2 0 )8 路 逻 辑信 号采 集 数 据 输 入单 片 机( A T 8 9 C 5 1 )液 晶 显 示( L C D 模 块 )4 * 4 键 盘采 样 字 节 输 出C P L D 可 编 程 逻 辑 器 件( E P M 7 1 2 8 S L C 8 4 - 7 )双 通 道 D A 转 换( M A X 5 1 0 2 )信 号 放 大双 踪 示 波 器扫描数据单 片 机 系 统C P L D 点 阵扫 描 控 制逻 辑 信 号 检 测图 1 逻 辑 分 析 总 体 结 构 图读 控 制转 换 结 束写 控 制输 出 中 断位 传 送 时 钟 中 断模 拟 信 号通道选择锁存轴轴轴路 选D7 D6 D5 D4 D3 D2 D1 D0 B - CLK 图 2 8 路 逻 辑 信 号 循 环 序 列 101 00000 逻辑分析仪各 部分解释如下： 2.1 逻辑信号检测 8 路逻辑信号检测部分由 8 选 1 采样模拟开关（ CD4051）和 模数 转换器 ADC（ MAX7820）组成，如图 3 所示。为了适应较宽范围（ 0.254V）逻辑信号门限电压（逻辑 1 的电压） 的输入，对逻辑信号 电平 采用模拟信号采样， 当 AD 转换获得逻辑信号电平的数字量（ A/D-DATA） 大于门限电压对应的数字量时，确定为逻辑 1。由于分时检测 8 路逻辑信号（ D7D0） ，要求采样开关速度和 AD 转换速度要 远远 大于逻辑信号位传送速度 ； 当位传送时钟信号到来时，才能保证 8 路逻辑信号每 1 路采样 点 在 靠近位的中间 位置 ，从而得到可靠的电平数字量。 本设计的 CD4051 从地址选通（ CH-SELECT）到数据输出时间 约 500ns， MAX7820 转换一路信号所需的时间约 3ns，采集处理 8 路 逻辑 信号各位（ 1 个字节）所需时间约 5us。若修改稿 稿件 编号 :42982 nts 2 8 路逻辑信号每位采样点在位中间的 三 分之 一 区，则逻辑信号的位宽 约 为 15us，因此本 设计的逻辑分析仪可对 66kHz 以下 波特率的 8 路信号进行 逻辑 分析。 2.3 单片机系统 单片机系统 2由单片机（ AT89C51）、 点阵 液晶显示 模块 和 44 键盘 三部分 组成 ， 其示意图见 图 1 的“单片机系统”部分 。 单片机的 P0 口在不同的时间段分别用于显示数据输出，逻辑信号采样数据输 入 ，采样字节输出的 数据 传送； P1、 P3 口用于逻辑信号检测 （见图 3引脚标注） 、 CPLD 点阵扫描控制 （见图 4 引脚标注）和液晶显示模块的操作控制； P2 口用于 44 键盘扫描及按键信息接受。 单片机系统的 键盘和显示部分用于完成 1、 3 级触发方式，1 级、 3 级触发字， 16 级门限电压选择，数据采集区的前、中、后显示页面（ 16 字节） 选择 ，时间线位置等参数 的 设定和显示 ，以 及相关功能操作。 2.4 CPLD 点阵 扫描 控制 CPLD 点阵 扫描 控制部分由可编程逻辑阵列 （ CPLD）、 数 模转换器 （ DAC）和 X、 Y、Z 轴扫描信号放大电路组成 ， 并在 CPLD 控制下工作；其电路 如图 4 所示 。 CPLD 向 通过输出中断 CPLD-INT 请求 （ 单片机的 INT0）从单片机系统获得采样字节；对每个采样字节按顺序进行 8 路逻辑信号位波形（或时标线）的点阵扫描的信息处理，并控制数模转换（ DAC）、信号放大、信号扫描显示和回扫信号消隐处理。在处理一个页面（ 1/3数据区） 16 个采样字节后，重复处理过程。 CPLD 内部由 计数器链（ 2 分频器，点、位、字节计数器）、 数据接收器、 X 轴 位边界 定位器 、 加法器、 Y 轴定位输出器、 2 选 1 多路 器 、 消隐 控制器 等 部分组成 ，如图 5 所示。 CPLD外部引脚 CLK(CPLD-CLK)、 EN(使能 )、 TR(信息类型控制 )、 DI70 (CPLD-DATA)、 CP(锁存 )、 -INT(CPLD-INT)分别连逻辑分析仪单片机的 ALE、 P1.7、 P3.1、 P007、 P3.0、 P3.2nts 3 引脚（见图 4 的引脚标注）； -WR、 A0(通道选择 )、 DO70分别连 DAC 的 -WR、 A0、 D70引脚； Zout 连信号放大器的 Z 轴输入端。 CPLD 工作原理说明如下： 消 隐控 制C PT RD I 7 0 2 分 频 器C L KA 0YX cC L K 1Z o u tD O 7 0 I N TE N图 5 C P L D 的 内 部 结 构XX 1B i t CB y t e CD I 4 0 位 计 数 器Y 轴定 位输 出加法器2选1多路器D I 7 0 W R3448888点 计 数 器字 节 计 数 器Z 3Z 2Z 184数 据 接 收 器 轴位 边界 定位 器8开机后， CPLD 内部复位 ， EN=0， CPLD 处于 保持状态。 1 数据 传送 首先设置 EN=0， CPLD 处于 保持 ； 然后， CP 的上升沿，将外部数据送入数据接收器 ； 设置 TR=0， 传送 8 路信号 采样字节 ； TR=1，传送触发字 或时标线 位置的 4位编码（给出 16 个位置 信息 ） 。 传送 数据后， 设置 EN=1， CPLD工作。 2 逻辑 信号 扫描 在 EN=1,TR=0 前提下，外部时钟 CLK 的上升沿驱动 计数器链工作 。字节 计数器 （ 采样字节计数 ） 值 ByteC经过 X 轴位边界定位器处理后的值 X1（ X1=ByteC*10H）与 点计数器 （ 位内点计数 ） 值 Xc 再 经过 加法器 处理，产生 当前扫描点 X 轴 数字量X=X1+Xc=ByteC*10H+Xc。 位计数器（采样字节各位计数）值 BitC 和数据接收器（存放采样字节）值 DI7 0经过 轴定位输出器处理，产生当前扫描点 轴数字量 的 Y 有两种：当 DIBitC=0， Y=0E0H-(BitC*20H)+05H； 当 DIBitC=1， Y=0E0H-(BitC*20H)+15H。 在A0正 (A0=1)、 负 (A0=0)状态 对 2选 1多路器的 驱动下， 分时 将 Y、 X送到 DO7 0总线上；以此 同时， 在 两个 -WR(-CLK)的上升沿（ A0正 、 负半个周期的中间） 驱动下，将送到 DO70总线上的 Y和 X分别写入 数模转换器 DAC的两个通道。 位计数器值 BitC=7 时，表示一个采样字节处理完， CPLD 发出 传送下一个字节的 中断 请求 -INT。 逻辑分析仪单片机收到中断请求后， 进行一次数据 传送 处理。 3 触发字和 时间线 位置 扫描 在 EN=1前提下， TR=1将 数据接收器 DI3 （位置信息）送入字节计数器，并控制点计数器值 Xc=0， 经过 X 轴位边界定位器和加法器处理 后 ，产生扫描点 X 轴数字量 X=X1+Xc=DI3 *10H+0； 同时 TR=1 控制 Y 轴定位输出器 的 值 Y按计数方式工作，在 CLK1驱动下，输出 Y=00 0FFH的计数值，在示波器屏上显示竖线，表示触发字 或 时间线 位置。 当 Y=0FFH 时，表示位置信息扫描完毕，发出传送下一个字节的中断请求信号。 4 消隐 处理 在 Xc=0FH， 即 开始下 1 路 时钟位各点扫描时，点 计数器 输 出 Z1=1；在BitC=7， 即 开始 8 路信号下 一 组各时钟位 (下 一 个采样字节 )扫描时， Y 轴定位输出器 输 出Z2=1； 在 Y=OFFH， 即 触发字和 时间线 位置 扫描 结束时 ， Y 轴定位输出器 输 出 Z2=1；在 A0=1时，为了消除当前 传送的 Y 轴数字量 与 前一次 X 轴数字量产生的干扰扫描点， 2分频器 输 出的 A0 使 Z3=1； Z1、 Z2、 Z3 信号经过 消隐 控制器 （或非门 电路 ）处理，使 Zout 为低电平，经反相放大器处理 后 ，向示波器 Z 轴输出 +12V电压，以消除回扫线 和 干扰点。 双踪 信号 示波器调整到 X-Y 工作 方式，探头 Y1为 X轴输入，探头 Y2为 Y 轴输入，显像管电子枪控制端为 Z 轴输入。 CPLD输出的 X、 Y 轴 数字量 X、 Y经过数模转换和放大 处理 后，产生示波器 X、 Y轴 扫描的 模拟 信号 ，在示波器屏上显示 8 路逻辑信号 。 CPLD 输出的 Zout信号经放大后，控制示波器的 Z 轴 ， 以 消隐 回扫线 和干扰点 ， 使 8 路逻辑信号 更 清晰的显示 。 3 软件设计 软件设计 部分 有逻辑信号检测 及 数据采集 处理、 键盘显示扫描处理、 采样字节 输出处理和 CPLD 内部 结构设计 VHDL（硬件描述语言） 编程 四 部分。 本文主要 介绍逻辑信号检测nts 4 及 数据采集 处理 和 CPLD 结构设计 VHDL 编程部分 。 3.1 逻 辑信号检测 及 数据采集 处理 逻辑信号检测及 数据采集 处理 是 通过单片机的 INT1 中断服务程序来完成。 其中 1 级触发字逻辑信号检测中断服务程序 和 数据采集 处理子程序 流程如图 6、图 7 所示。 当各项参数设定后，按“确认键”保存参数，并打开逻辑信号检测中断（ INT1），关闭采样字节输出中断（ INT0）。每次逻辑信号发生器的位传送时钟 (B-CLK)触发一次逻辑信号检测中断服务程序的执行，每次服务程序执行要进行 8 次路选和 8 次 AD 转换启动，并分别检测转换结束状态和读取转换结果。每次逻辑信号检测中断 服务 ， 要调用 8 路 逻辑信号 数据采集处 理子程序，将 8 路信号 状态转换成 1 个采样字节，并存入采样数据区。当数据区存满后，关闭逻辑信号检测中断，打开采样字节输出中断，等待 CPLD 输出 中断 请求 (CLPD-INT)。 8 路 逻 辑 信 号 数 据 采 集 处 理逻 辑 信 号 检 测 中 断（ I N T 1 下 降 沿 触 发 ）采 集 字 节 存 数 据 区数 据 区 地 址 指 针 增 1触 发 标 志 = 1 ?采 样 字 节 = 触 发 字 ? 2 / 3 数 据 区 存 满 ?触 发 标 志 门 限 电 压数 字 量 ?X 第 i 位 置 1i 7 ?返 回NYYNNY图 6 逻 辑 信 号 检 测 中 断 处 理 流 程 图图 7 数 据 采 集 处 理 子 程 序 流 程 图1 / 3 数 据 区 存 满 ?YNCPLD 点阵扫描控制电路在每次输出 8 路 1 位信号波形后，向单片机系统发出采样字节输出中断；对每次采样字节输出中断的服务，单片机要对 CPLD 进行一次采样字节输出及写操作控制。输出的采样字节有波形数据、触发字和时标线位置三种数据类型。 3.2 CPLD 结构设计 的 VHDL 编程 CPLD 内部 结构各部分 设计 采用 硬件描述语言 VHDL 编程 来实现 3。由于 篇幅 所限，仅给出部分 设计 的 编程 及解释说明 。 1 点计数器设计 的 编程 if TR=0 then - TR=0 时， 逻辑 信号时钟位的扫描 点计数 。 if f=0 then - f 为回扫时钟插入标志位， f=0 时 ，正常的点计数扫描 。 Xc=Xc+1; - 点计数增 1。 else Xc=Xc; - f=1 时 ， Xc 保持 1 个时钟时间 。 end if; if Xc=1111 then f=1; - 计完 1 个时钟位 16 个点后， f 置 1控制 插入一个回扫时钟 BitC=BitC+1; - 采样字节的 位计数 增 1 Z1=1; - 控制下一 时钟 周期不显示 else f=0; - 控制正常计数 Z1=0; - 控制正常显示 nts 5 end if; else - TR=1时， 触发字和时标线位置 扫描 Xc=0000; - 点计数器 值 Xc 置 0 end if; 程序中的 “ Xc=Xc+1”语句 仅为 点 计数 器 增 1作准备， 只有下一个时钟到来后，才计数增 1 变化；因此， 对 后边的“ if Xc=1111 then”语句，判断到 Xc=1111时， 已经为 点计数器 Xc变成 0做好了准备。 程序中的“ -”为注释标志。 2 Y 轴 定位 输出 器设计 的 编程 if TR=0 then - TR=0逻辑信号扫描，由 位 计数器值 和 数据接收器值确定 Y 值 if BitC=000 then 第 1路 逻辑 信号 ，对应字节内的最高 位，示波器上端 if DI(7)=0 then Y=11100101; - DI(7)=0,Y=E5H else Y=11110101; - DI(7)=1,Y=F5H end if; elsif BitC=001 then - 第二路 if DI(6)=0 then Y=11000101; - DI(6)=0,Y=C5H else Y=11010101; - DI(6)=1,Y=D5H end if; elsif BitC=010 then - 第三路 if DI(5)=0then Y=10100101; - DI(5)=0,Y=A5H else Y=10110101; - DI(5)=1,Y=B5H end if; elsif BitC=011 then - 第四路 if DI(4)=0then Y=10000101; - DI(4)=0,Y=85H else Y=10010101; - DI(4)=1,Y=95H end if; elsif BitC=100 then - 第五路 if DI(3)=0 then Y=01100101; - DI(3)=0,Y=65H else Y=01110101; - DI(3)=1,Y=75H end if; elsif BitC=101 then - 第六路 if DI(2)=0 then Y=01000101; - DI(2)=0,Y=45H else Y=01010101; - DI(2)=1,Y=55H end if; elsif BitC=110 then - 第七路 if DI(1)=0 then Y=00100101; - DI(1)=0,Y=25H else Y=00110101; - DI(1)=1,Y=35H end if; elsif BitC=111 then - 第八路 if DI(0)=0 then Y=00000101; - DI(0)=0,Y=05H else Y=00010101; - DI(0)=1,Y=15H end if; end if; else - TR=1触发字和时标线位置扫描， Y 轴定位输出器按计数方式工作 if Y11111111 then - Y11111111时， 计数 增 1，从下到上扫描位置 线 Y=Y+1;Z2= 0 ; - Z2= 0 ，正常显示 else - Y=11111111时，消隐控制，发出中断申请 Z2=1, INT=0; end if; end if; 4 结束语 本设计将单片机和 EDA 技术结合起来，简化了硬件结构， 工作性能 稳定， 经过应用测试，达到了逻辑分析仪 应有的 功能要求 。 通过本设计，笔者 认为 ， 运用 EDA 技术 设计 电路 ， 设计者可专注于电路的行为和功能，而不必考虑电路如何实现 及 电路布线，并且可通过计算机进行设计效 果的模拟和修改，为设计者提供了更广阔的设计空间。 用 单片机和 EDA 技术开发的电子 产品， 在 功能、 性能指标和 开发效率等方面比传统的方法有明显的提高 ，而且成本降低 。 参考文献 ： 1顾乃级 ,孙续 . 逻辑分析仪原理与应用 M. 北京 :人民邮电出版社 ,1973. 2李华 ， MCS-51 系列单片机实用接口技术 M. 北京 :北京航空航天大学出版社 ,1993. 3潘松 ,黄继业 . EDA 技术实用教程 M. 北京 :科学出版社 ,2002. 作者简介： 夏新恩（ 1954-），男， 河南开封人，韶关学院计算机系副教授，主要从事计算机应用研究。 洪远泉（ 1979-），男，广东梅州人，韶关学院实验中心助理试验员。 联 系 ： E-mail:xiaxen ；电话 :0751-8222236(宅 )， 13922590486(手 ) 广东韶关学院韩家山校区 30栋 401号 夏新恩 (收 ) 邮政编码： 512023 ntsnts索引 新器件的应用 Cyclone by Altera C8051Fxxx by Silicon Labs. 可能存在的问题及解决方案 nts新器件的应用 新器件应用的必要性 集成性 对学生的影响 ntsCyclone-背景知识 FPGA和 CPLD 工艺的不同 结构的不同 性能的不同 电子设计竞赛中的取舍 ntsCyclone-简介 工艺： 0.13um， All-Layer Copper 简化的 Stratix 规模：最大 20,060LEs 市场定位：消费类 ntsCyclone-规模 规模 ntsCyclone-特性 其他特性 配置芯片（ EPCSxx）较便宜 PHY： LVCMOS、 LVTTL、 SSTL-2、SSTL-3、 PCI-33/66、 LVDS PLLs 支持 SDR-SDRAM、 DDR-SDRAM、FCRAM等先进的存储器接口 ntsCyclone-封装 封装 ntsCyclone-对比 Cyclone和 FLEX、 ACEX的对比 价格 逻辑规模 嵌入存储器规模 封装 Cyclone和 Spartan 3的对比 电源 软件 ntsCyclone-LAB Logic Array Blocks 10 LEs/LAB ntsCyclone-LE Logic Elements ntsCyclone-Memory M4K RAM Blocks 4,608 RAM bits 200MHz Performance True Dual-port Shift Register True/Single DPRAM、 FIFO、 ROM、SPRAM Mix Clock Mode ntsCyclone-Global Clock Global Clock Network 4 Clock Pins， 8 Dual Purpose Clock Pins PLLs ntsCyclone-PLL PLL Clock： m/(n x post-scale counter) Phase shift： Down to 156ps increment Clock IO： Differential/single-ended ntsCyclone-I/O I/O Standards: LVTTL、 LVCMOS、 PCI、 LVDS、SSTL-2、 SSTL-3、 Differential SSTL-2 驱动强度控制 弱上拉电阻 斜率控制 可编程上拉电阻 RAM接口 ntsCyclone-软件 Quartus by Altera ntsCyclone-软件 实用功能 Signal Tap II SOPC Builder Nios II Processor 总结 ntsC8051-背景 MCS-51单片机 基本结构： CISC， 8bit， Harvard 性能： 12Clock/Instruction Cycle 生命力 MCS51的改进与发展： SoC ATMEL Winbond ntsC8051-特点 创新设计的 C8051系列单片机 Pipelined CIP-51 Core 25100MIPS 8128KB Flash ROM 256B8KB RAM JTAG 外设： ADC、 DAC、 Temp Sensor、UART、 SPI、 SMBus、 PCA、 WDT、POR、 USB、 Comparator ntsC8051-结构 ntsC8051-Core 完全兼容 MCS-51 基于流水线 22个中断源、 7个复位源、多种时钟源 ntsC8051-JTAG调试 JTAG BST/调试 ntsC8051-交叉开关 推挽输出 /OD输出 /弱上拉 交叉开关 -众多外设的解决方案 ntsC8051-PCA PCA-可编程计数器阵列 捕捉 /比较器： 边沿触发、软件定时器、高速输出、频率输出、 8/16位 PWM ntsC8051-串口 2个增强型 UART 帧错误检测 硬件地址识别 SPI SMBus ntsC8051-ADC 8路、 10/12位、 100KSa/s SAR ADC PGA Temperature Sensor Internal/External Voltage Reference 硬件窗口比较器 8路、 8位、 500KSa/s SAR ADC PGA Internal/External Voltage Reference ntsC8051-DAC 2个 12位 DAC 电压输出 2个比较器 沿中断可编程 回差电压可编程 ntsC8051-其他外设 16x16bit MAC WDT、 POR USB 2.0（ Full Speed） with transcever CAN2.0B 16/24bit ADC ntsC8051-封装 多种封装形式可供选则 TQFP-48/64/100 LQFP-32 QFN-11/20/28/ nts问题与解决 新器件应用所带来的问题 封装 软件 /工具 解决方案 ntsnts索引 电子设计竞赛题目要求 背景知识 题目分析 Part A Part B 硬件实现 Part A Part B 框图 电平转换器 触发机 nts索引 逻辑存储器 主控制器 DAC、系统监测和电源 软件实现 系统评估 总结 提问、答疑 nts题目要求 制作数字信号发生器 产生 8路可预置的循环移位逻辑信号序列，输出信号为 TTL电平，序列时钟频率为 100Hz 制作简易逻辑分析仪 采集 8路，可设置单级触发字。 利用模拟示波器显示波形和触发点位置。 输入阻抗大于 50k，门限电压可在 0.254V范围内按 16级变化 每通道的存储深度为 20bit。 返回 nts题目要求 提高要求 在示波器上显示可移动的时间标志线，并显示所对应时刻的逻辑状态 具备 3级逻辑状态分析触发功能 触发位置可调 其它（如增加存储深度后分页显示等） 返回 nts背景知识 逻辑分析仪的功能 逻辑分析仪和示波器的区别 模拟 /数字 通道数 触发 结果处理 应用场合 返回 nts题目分析 数字信号发生器 返回 nts硬件实现 MCU： AT89C2051 输出数据： 8 data + 1 clock M C UD I PS WO u t p u t返回 nts题目分析 模拟示波器附加的逻辑记录仪 D i g i t a l R e c o r d e rYXA R TI n p u t返回 nts硬件实现 -整机框图 L e v e lC o n v e r t e rR e c o r dC o n t r o l l e rL o g i cM e m o r yT r i g g e rC o n t r o l l e rR e a d o u tC o n t r o l l e rD A CD A CP o w e rYXI n p u tS y s t e mM o n i t o rT y p i c a l L o g i c A n a l y z e r D i a g r a m :L C D返回 nts硬件实现 -电平转换器 作用 题目相关要求 Ri 50k Vgate = 0.254V， 16级变化 返回 nts硬件实现 -电平转换器 可行方案：模拟比较器 +DAC 比较器选型： LM393 响应时间： 1.3us 偏置电流： -25nA DAC选型：无特殊要求 LTC1446、 TLC7528、 DAC0832 返回 nts硬件实现 -电平转换器 原理图 返回 nts硬件实现 -触发 逻辑分析仪中的触发机 基于字比较的触发方式 0 1 0 1 0 1 0 1 0 1 0 1 X X 0 1 Input Word： Trigger Word： EQU? =1 返回 nts硬件实现 -触发 触发机的逻辑实现 X N O Rins tO R 2in s t 1T rig W or d 0T rig W or dX 0I N 0X N O Rins t 3O R 2in s t 2I N 1T rig W or d 1T rig W or dX 1X N O Rins t 4O R 2in s t 5I N 7T rig W or d 7T rig W or dX 7A N D 8ins t 6O U T返回 nts硬件实现 -触发 多级触发：原理与应用 A B C D EB C D返回 nts硬件实现 -触发 多级触发： FSM C h e c kW o r d 1C h e c kW o r d 2C h e c kW o r d 3O u t p u tT r i g g e dS i g n a lD i f f e r e n tD i f f e r e n tD i f f e r e n tE q u a lE q u a lE q u a l返回 nts硬件实现 -逻辑存储器 逻辑存储器的作用 容量需求： 8 Channel， 8 bit 20 Bytes 速度需求： 10MSa/s 50ns Access Time FPGA片内 RAM Block 返回 nts硬件实现 -主控制器 主控制器的功能（ 1） 逻辑采集控制 控制逻辑采集的开始与结束 实现预触发 读出控制 读出多路逻辑采集信息送入 DAC实现逻辑波形显示。 X轴扫描 显示触发点位置和标志线、 Z轴消隐 返回 nts硬件实现 -主控制器 主控制器的功能（ 2） 人机接口 控制键盘扫描、译码和功能解析 控制其他显示器或指示灯（可选） 前端控制 门限电压控制 返回 nts硬件实现 -主控制器 功能分工 MCU or PLD？速度和灵活性 解决方案 1： MCU+PLD PLD实现逻辑控制和读出控制 MCU实现人机接口 Positive & Negative 解决方案 2： PLD PLD实现所有功能 Positive & Negative 返回 nts硬件实现 -主控制器 采样控制器 FSM W a i t i n gf o r T r i g g e rS a m p li n g I d leS T A R TW a i t i n gT r i g g e dF u llN o t f u llI d leS a m p li n gW a i ti n gR e c o r dT r i g g e rP o i n tT r i g g e dS a m p li n g I d leE n o u g hN o t E n o u g hI d leS T A R T返回 nts硬件实现 -主控制器 读出控制器：示例 C L KC H 1C H 2C H 3C H 8返回 nts硬件实现 -主控制器 读出控制器： FSM Y = C H i ( p + j )X = 1 0 * j + kk + + j + + i + +I d l eS T A R Ti = 8I d l eA u t ok 1 0k = 1 0 j = 2 0j 2 0i 8返回 nts硬件实现 -主控制器 读出控制器：标尺的实现（ 1） C L KC H 1C H 2C H 3C H 8返回 nts硬件实现 -主控制器 读出控制器：标尺的实现（ 2） 返回 nts硬件实现 -主控制器 读出控制器：标尺的实现（ 3） 回扫消隐 返回 nts硬件实现 -主控制器 主控制器： FSM S a m p l i n g R e a d o u tS T A R TW a i t i n g I d l e返回 nts硬件实现 -主控制器 键盘扫描、译码 键盘指令解析 门限点压选择、触发点位置、波形移动 触发字设置、触发方式设置、标尺设置 开始 /停止 其他显示器的控制 LED LCD Matrix 前端控制 返回 nts硬件实现 -主控制器 芯片选择 Performance Price Package Altera Cyclone： EP1C3 2910 LEs， 6.5K x 9 M4K RAM， 1 PLL Xilinx Spartan 3： XC3S50 1728 LCs， 72Kb RAM， 2 DCMs 返回 nts硬件实现 -DAC DAC的作用 DAC的性能要求 无明显闪烁 垂直 256 dot 水平 200 dot 速度和分辨率 100fps x 200dot x 8= 160K， 6.25us 256dot8bit 返回 nts硬件实现 -DAC DAC选型 Performance Price Package AD7528 / TLC7528 2 Channel 8 bit Settling Time： 100ns 返回 nts硬件实现 -系统监控 功能 选型： X5045 WDT POR EEPROM WDT的使用 返回 nts硬件实现 -电源 整机电源需求 +5V： Analog， ADC， DAC -5V： Analog +3.3V： FPGA +1.5V： FPGA 电源供应器 开关电源 / 线性电源？ LM2575， LT1117， LM317 返回 nts软件实现 “软件”的概念 软件功能模块 主循环 键盘管理 键盘指令解析与执行 LCD驱动 上位机通信 返回 nts软件实现 键盘中断 扫描键盘 译码 根据指令改变相应寄存器并写入 FPGA 串口中断 上位机通信 S ta r tI n ita liz eR e c o r d in gR e a d o u tS T O PW a it fo r c o n tin u e返回 nts系统评估 系统测试 8 C h a n n e lL o g i cG e n e r a t o rL o g i cA n a l y z e rO s c i l l o s c o p e返回 nts系统评估 测试指标 波形显示效果 /是否正确 更改逻辑门限电平是否有效 单触发字 /三触发字测试 存储容量和波形移动是否正确 标尺位置及读出是否正确 返回 nts总结 电路简洁：总共使用 10片 IC EP1C3+EPCS1各一片 LM393四片 TLC7528一片 LM317两片 X5045一片 性能完全达到要求且留有大量余地 返回 nts总结 扩展升级 采样速率的提高 存储深度的提高 显示方式的改进 触发的改进 Dump 上位机数据传输 /反编译 返回 ntsTimeline 8:00 40分 题目解析 -数字示波器（ Part 1） 8:40 10分 休息 8:50 20分 题目解析 -数字示波器（ Part 2） 9:10 20分 题目解析 -数字示波器（研讨） 9:30 10分 休息 9:40 35分 题目解析 -逻辑分析仪 10:15 10分 题目解析 -逻辑分析仪（研讨） 10:25 10分 休息 10:35 35分 新器件的应用 11:10 10分 新器件的应用（研讨） ntsnts索引 电子设计竞赛题目要求 背景知识 题目分析 硬件实现 整机框图 模拟前端 ADC 触发 波形存储器 nts索引 主控制器 DAC 系统监控 电源 软件实现 系统评估 总结 nts题目要求 设计一简易数字存储示波器 基本要求 1. 信号频率： DC50KHz， Ri100K 2. 垂直： 32级 /div， 水平 20点 /div， 屏幕面积 8 10 div2 3. 垂直灵敏度： 0.1V/div， 1V/div，误差 5% 4. 水平扫速： 0.2s/div， 0.2ms/div， 20s/div 误差 5%； 5. 单次、扩展、 内触发、上升沿、电平可调 6. 显示波形无明显失 真 返回 nts题目要求 提高要求 1. 连续触发存储方式，并有“锁存”功能； 2. 双踪显示； 3. 水平移动扩展 一倍； 4. 垂直灵敏度 0.01V/div，低输入噪声电压。 返回 nts背景知识 第一代示波器 模拟实时示波器 Y a m p l i f i e rS a w t o o t h - w a v eG e n e r a t o rX a m p l i f i e rI n p u t返回 nts背景知识 第二代示波器 数字存储示波器 Y a m p l i f i e r A D C S t o r a g e D i s p l a yC o n t r o l l e r C R T /L C DI n p u tS a m p l i n g S a m p l i n gP r o c e s s a n d D i s p l a y P r o c e s s a n d D i s p l a y返回 nts背景知识 第三代示波器 数字荧光示波器 Ya m p l i f i e rA D C D S RP D PD i s p l a yC o n t r o l l e rC R T / L C DC P UI n p u tD P W I P返回 nts题目分析 模拟示波器附加的数字采样器 D i g i t a l S a m p l e rYXA R TI n p u t返回 nts硬件实现 -整机框图 A n a l o gF r o n t e n dA D CS a m p l eC o n t r o l l e rW a v e f o r mM e m o r yT r i g g e rC o n t r o l l e rR e a d o u tC o n t r o l l e rD A CD A CP o w e rYXI n p u tS y s t e mM o n i t o rT y p i c a l D S O D i a g r a m :返回 nts硬件实现 -模拟前端 作用 题目相关要求 模拟带宽： 50KHz 输入阻抗： 100K 垂直灵敏度： 0.01V/div 1V/div 屏幕刻度： 8div 返回 nts硬件实现 -模拟前端 模拟前端的一般设计 A t t e n u a t e C o u p l eS e l e c t I m p e d a n c eC o n v e r t e r A m p l i f yI n p u t O u t p u tL P F 衰减器 耦合选择器 阻抗转换器 放大器 抗混滤波器 返回 nts硬件实现 -模拟前端 最大输入电压： 1V/div x 8div = 8Vp-p = 4V 6V以上电源时： 可不用衰减器 5V或 3.3V时： 必须使用衰减器 无需耦合选择器 返回 nts硬件实现 -模拟前端 阻抗转换器：输入阻抗匹配 最大输入电压： 4V/ 2V 增益带宽积： 50KHz x 1 =50KHz 输入阻抗： 100K 常用阻抗转换电路： FET Operational Amplifier 返回 nts硬件实现 -模拟前端 运放选型 Performance Price Package 最终选择： LF353 返回 nts硬件实现 -模拟前端 原理图 返回 nts硬件实现 -模拟前端 放大器：提供增益 输出电压： 02V 增益带宽积： 50KHz x (2V/0.04V) =2.5MHz 可变增益 ： 0.5、 5、 50 运放选择： LF353 AD8032 返回 nts硬件实现 -模拟前端 关于同相 /反相和输入匹配 关于开关与开关位置 关于可调电阻 关于阻抗匹配 返回 nts硬件实现 -模拟前端 抗混滤波器：除去混叠 返回 nts硬件实现 -模拟前端 抗混滤波器：技术指标 中心频率： 50KHz 带宽要求： 40dB500KHz 平坦度要求：尽量平坦 抗混滤波器：选择 24阶 Butterworth滤波器 中心频率： 50KHz 返回 nts硬件实现 -模拟前端 原理图 返回 nts硬件实现 -模拟前端 电平移位电路 输入： 1V 输出： 02V 基准点压： 2V 模拟前端总结 返回 nts硬件实现 -ADC 采样率： 20 us per div 20 dot per div 1 sample per dot 最高采样率： 1MSa/s 返回 nts硬件实现 -ADC 分辨率： 8 div 32 dot per div 最高分辨率： 256dot， 8bit 模拟带宽： 50KHz 返回 nts硬件实现 -ADC ADC选型 Performance Price Package 最终选择： TLC5510 返回 nts硬件实现 -ADC TLC5510 返回 nts硬件实现 -触发 触发机的作用 示波器中的触发类型 触发机的实现方式 返回 nts硬件实现 -触发 模拟触发机 模拟比较器 响应时间： 400 Bytes 速度需求： 1MSa/s 500ns Access Time 返回 nts硬件实现 -波形存储器 独立的 RAM Positive Negative 61Cxxx， 62Cxxx FPGA片内 RAM Positive Negative 返回 nts硬件实现 -主控制器 主控制器的功能（ 1） 采样控制 控制波形采样
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