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毕业设计
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基于PLL信号发生器的设计资料,毕业设计
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天津工程师范学院 2002 级学生毕业设计（论文）中期报告 系别 电子系 班级 学生 姓名 指导 教师 课题名称：基于 PLL 信号发生器的设计 简述开题以来所做的具体工作、取得的进展及下一步主要工作： 2005-2006 学年 （ 1）第一学期（ 11.15-12.15） 收集整理资料，认真阅读资料，看懂电路的原理，对所设计的电路进行分析论证，记下各电路的优缺点。选择比较可取的电路而且电路所用到的器件必须是性价比较高在市场上比较容易买到的。 分析整个系统的流程然后用框图表示出来，由整体到局部。分析每个模块电 路的具体作用以及可能出现的问题。 查找各器件的管脚图及其用法，根据公式计算所用到器件的型号及大小，列元件清单，购买器件。 （ 2）第二学期（ 4.5 4.20、 4.20-5.10） 第一阶段：根据以前整理的资料开始焊接工作，先构思整个系统的信号流程和布局工作，然后把整个系统分成几个小模块分别调试。 第二阶段：完成所有模块的调试任务，接着统调，在统调的过程中注意电源的正负极以及各模块间的信号是否接好、是否共地、芯片是否装反等。 （ 3）取得的进展 各模块电路已基本实现，获得的指标和设想差距不大。 （ 4）下一步的工作 尽力解决统调过程中出现的问题，分析产生这种现象的原因。 记下调试过程中各个指标。 整理资料，准备着手写论文。 回想设计的整个过程，准备答辩 。 学生签字： 2006 年 5 月 8 日 nts指导教师的建议与要求： 指导教师签字： 年 月 日 nts天津工程师范学院 毕业设计（论文）任务书 2005 年 11 月 18 日 题 目 （包括副标题） 基于 PLL 信号发生器的设计 教师姓名 系 别 电子系 职 称 学生姓名 班 级 课题成果形式 论文 设计说明书 实物 软件 其它 1毕业设计（论文）课题任务的内容和要求（如原始数据、技术要求、工作要求等）： （ 1） 毕业设计主要内容 利用锁相环 技术产生一个高频正弦波，用单片机控制锁相环的分频比再与基准振荡源比较，从而产生一个 PD 信号，再经过低通产生一个直流电压来控制压控振荡，从而构成锁相环路，当压控振荡的频率与基准振荡源的频率相等时，环路锁定，输出一个稳定的正弦波，并用数码管来监测输出频率。 （ 2）毕业设计的主要技术指标 输出波形没有明显失真 正弦波的带宽从 30MHz 100MHz 变化 （ 3）工艺制作任务 利用万能板完成每个模块电路的焊接、调试。 （ 4）毕业设计基本要求 产生频带宽无失真的正弦波 （ 5）应收集的文献资料 1高吉祥，黄智伟 ，陈和 . 高频电子线路 .电子工业出版社 ,2003 年 ,第 1 版 2吴运昌 .模拟集成电路原理与应用 .华南理工大学出版社 ,2001 年 ,第 1 版 3全国大学生电子设计竞赛组委会 ,第五届全国大学生电子设计竞赛获奖作品选编 .北京理工大学出版社 ,2003 年 ,第 1 版 4高吉祥，黄智伟，丁文霞 .数字电子技术 .电子工业出版社 ,2003 年 ,第 1 版 5吴金戎， 8051 单片机实践与应用 .清华大学出版社 .2001 年 6李广弟，单片机基础，北京航空航天大学出版社， 2001 年 7日 铃木宪次著，何中庸译，高频电路设计与制作，科学出版社 8康华光，陈大钦 .电子技术基础 .高等教育出版社， 2003 年 ,第 4 版 nts9稻叶保 .模拟技术应用技巧 101 例 M.科学出版社， 2006 年 ,第 1 版 10郑俭锋 .I2C 总线的控制与实现 .电子设计应用， 2004 年，第 7 期 11张俊谟 . MCS-51 和 80C51 系列单片机 .电子世界， 2001 年，第 8 期 12梅丽风，王艳秋，张军 ,et.单片机原理及接口技术 .清华大学出版社， 2004 年 ,第 1版 13吴金戌，沈庆阳，郭庭吉 .8051 单片机实践 与应用 .清华大学出版社， 2002 年 , 第 1版 14周兴华 .变容二极管和电调谐 .电子世界， 2000 年，第 6 期 15徐守堂，杨志民，徐大诚 .电视接收技术 .西安电子科技大学出版社， 2003 年 ,第 1版 2毕业设计（论文）工作进度计划： 周 次 工作内容 第一周、第二周 第三周、第四周 第五周、第六周 第七周、第八、九周 第十、十一、十二周 查找资料、设计电路 方案论证、购买元件 制作电路、程序设计 系统制作、整体调试 总结论文、准备答辩 教研室（学科组）主任签字： nts天津工程师范学院 毕业设计（论文）前期检查表 填表时间： 2005 年 11 月 28 日 专业班级 学生姓名 指导教师 职称 课题名称 基于 PLL信号发生器的设计 选 题 方 面 是否属专业内容 属 于 结合实际程度 结 合 先进性可行性 适 当 难易程度 适 当 任 务 书 填 写 规范程度 适 当 主要技术指标是否具体 具 体 工作量大小 适 当 图纸及实物要求具体程度 具 体 参考文献填写规范程度 可 以 开题报告或 方案论证 可行性 是 必要性 是 先进性 是 经济技术分析 是 有 何 建 议 广泛收集资料，结合所学内容，做好毕业设计。 教研室主任签字： 系主任签字： nts随着通信技术、数字电视、航空航天和遥控技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率数量的要求也越来越高。为了提高频率的稳定度，经常采用晶体振荡器等方法来解决，但它很难产生多个频率信号。而频率合成技术，可以通过对频率进行加、减、乘、除运算，从一个高稳定度和高准确度的标准信号源，产生大量具有同样高稳定度和高准确度的不同频率。频率合成器是从一个参考频率中产生多种频率的器件。基于频率合成器的这以一特点，利用锁相式频率合成技术，可以制作高稳定度、宽频带的正弦波信号发生器。2 设计要求利用锁相环技术产生一个失真度小、频率从30MHz到100MHz的可调的正弦波信号。根据频率的不同选 不同 进的标准频率。 信号 于 频率 ，选 进为1KHz的标准频率， 它的 小 不大于0.8% 信号 高的频率 ，选 以25 KHz为标准频率，它的 小 不大于0. 5%。3方 3.1 控振荡器方 选 方 1 采用 件 成。利用 ，用 个 振荡currency1作为 控器件。“3-1 控振荡电电是电点式振荡器，“3-1fi。fl方法 ，但是调难，而 输出频率不控制1。方 2 采用 控振荡器和 ，一个LC”振currency1 成 控振荡器。要调 的电 ， 可 控振荡的输出频率。于采用了成，电设计 ，可 高， 利用锁相环频率合成技术可以输出频率稳定度进一 提高。，方 2具有 的 和 的电 成，以用方 2作为 设计的方 。3.2 频率合成器的设计方 选 方 1:采用式频率合成器技术, 一个 个晶体振荡器产生的标准频率通过”波发生器产生一 频率,对这 频率进行 频、 频 频， 大量的 频率。 成 “3-2fi。式频率合成器频率稳定度高，频率 ，频率小。但中要用大量的 频器、波器等，体 大，产生过多 量，而 成 高、 调 难。“3-2 式频率合成方 2 采用 锁相式频率合成器技术，通过环 频器 频， VCO的频率 ， 参考频率进行 相。点 可以 到 小的频率 相器的 作频率不高，频率范围不大， ，带带 和锁定 于 ，频率稳定度 参考晶振的频率稳定度相同。 点是 频率的提高要通过 加 环 数来，电 小型和成 复 2。方 3 采用数字锁相环式频率合成技术，晶振、 频/ 相（FD/PD）、环波器（LPF）、可 频器（N）和 控振荡器（VCO） 成。 成 “5-1fi。利用锁相环， VCO的输出频率锁定 频率。 电可以很好地选 频率信号，抑制 量， 避免了大量的波器，采用大规的成， 前 种方 相 可以频率合成部 的设计，有利于成和小型。频率合成采用大规成PLLBU2614，VCO选用MC1648 ，选 方 3即采用大规PLLBU2614和他 成数字锁相环式频率合成器。nts 毕 业 设 计（论文） 题 目 基于 PLL 信号发生器的设计 副标题 性 质： 毕业设计 毕业论文 学生姓名 班 级 系 别 电子工程系 专 业 电子信息工程 指导教师 评定成绩 优 良 中 及格 不及格 nts 毕业设计（论文）开题报告 基于 PLL信号发生器的设计 系 别： 电子工程系 专 业： 学生姓名： 指导教师： 年 11月 22日 nts 开题报告填写要求 1开题报告作为毕业设计（论文）答辩委员会对学生答辩资格审查的依据材料之一，应在指导教师指导下，由学生在毕业设计（论文）工作前期完成，经指导教师签署意见、专家组及系主任审查后生效； 2开题报告必须用黑墨水笔工整书写或按教务处统一设计的电子文档标准格式（可从教务处网页上下载）打印，禁止打印在其它纸上后剪贴； 3工程设计与软件开发类的开题报告应包括以下内容： （ 1）主要任务以及主要技术经济指标； （ 2）设计的国内外现状和发展趋势； （ 3）研究路线与关键技术； （ 4）实验条件； （ 5）进 度计划； （ 6）参考文献等； 4科研论文类的开题报告应包括以下内容： （ 1）研究的目的； （ 2）研究的国内外现状和发展趋势； （ 3）主要研究内容与关键问题； （ 4）拟采用的研究手段； （ 5）进度计划； （ 6）参考文献等； 5开题报告的撰写应符合科技文献规范，且不少于 2000 字；参考文献应不少于 15 篇，包括科技期刊、教科书、专著等。 nts 毕业设计（论文）开题报告 课题题目 基于 PLL信号发生器的设计 课题类型 工程设计 课题来源 自拟 成果形式 实物 同组同学 无 开题报告内容 （可另附页） （详细内容见附页） 指导教师意见（课题难度是否适中、工作量是否饱满、进度安排是否合理、工作条件是否具备等） 指导教师签名： 月 日 专家组及系里意见（选题是否适宜、各项内容是否达到毕业设计（论文）大纲要求、整改意见等） 专家组成员签字： 教学主任（签章）： 月 日 nts 附件 ： 开题报告 基于 PLL信号发生器的设计 一、 主要任务 及主要技术经济指标 完成一个无明显失真正弦波的设计，频率范围从 30MHz 100MHz可调。 二、研究的现状和发展趋势 频率合成器是电子系统的心脏，是决定电子系统性能的关 键设备，随着通信 、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对频率合成器提出了越来越高的要求。频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换，产生同样高稳定度和精确度的大量离散频率的技术。频率合成理论自 20世纪 30年代提出以来，已取得了迅速的发展，逐渐形成了目前的 4种技术：直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合式频率合成技术。 三、研究的路线与关键技术 锁相式频率合成器是采用锁相环 (PLL)进行频率合成的一种频率合成器。它是目前频率合成器的主流， 可分为整数频率合成器和分数频率合成器。在压控振 荡器与鉴相器之间的锁相环反馈回路上增加整数分频器，就形成了一个整数频率合成器。通过改变分频系数 N，压控振荡器就可以产生不同频率的输出信号，其频率是参考信号频率的整数倍，因此称为整数频率合成器。输出信号之间的最小频率间隔等于参考信号的频率，而这一点也正是整数频率合成器的局限所在。图 1是锁相式整数频率合成器的原理框图。 图 1 琐相式整数频率合成器原理框图 在 VCO 的输出端和鉴相器的输入端之间的反馈回路中加入了一个 N 的可变分频器。 高稳定 度的参考振荡器信号 fR经 R 次分频后，得到频率为 fr的参考脉冲信号。同时，压控振荡器的输出经 N 次分频后，得到频率为 f0的脉冲信号，两个脉冲信号在鉴频鉴相进行频率或相位比较。当环路处于锁定状态时，输出信号频率： 0=Nr 显然，只要改变分频比 N，即可实现输出不同频率的 0，从而实现由 r合成 0的目的。其输出频率点间隔 r。 由于单环 PLL频率合成器难于同时满足合成器在频带宽度、 频率分辨率和频率转换时间等多方面的性能要求，因此，现代通信与电子设备中采用多环 PLL频率合成器、吞除脉冲式锁相环频率合成器或锁相环分数频率合成器。 在多环频率合成器中，使用多个锁相环路。如在三环锁相频率合成器中，高位环提供 参考分频器 鉴相器 LPF 可变分频器 fR fr VCO 1/N f0 Ve fout 1/R nts 频率间隔较大的较高频率输出，低位环提供频率间隔较小的较低频率输出，加法环将前两部分加起来，从而获得既有较高的工作频率，频率分辨率也很高，又能快速转换频率的合成信号输出。 在实际应用中，特别是在超高频工作情况下，为获得较大范围的频率选择 (较多的频率数 )和较小的步进频率，多采用吞除 脉冲式锁相环频率合成器。其实现方法为，在 M分频器与压控振荡器之间插入高速双模前置分频器 (P 与 (P 1)和吞除脉冲计数器 A，最终得到总频计数分频比： N=A(P+1)+P(M-A)=PM+A输出信号频率为： OUT=（ PM+A） r 可见，频率范围扩展了 P倍，而频率间隔仍然保持为较小的 fr。 吞除脉冲锁相式整数环频率合成器是一种在通信、雷达等领域中得到广泛应用的器件，它的最大特点是频率间隔小、工作频率高。锁相式分数频率合成器的输出信 号频率不必是参考信号频率的整数倍，可以是参考信号频率的小数倍。如果参考电压用 fr 表示，输出电压用 out out=(N+K/M) r 其中， K和 M为整数， 0 K M，而 M决定了小数频率合成器的精度。小数频率合成器 输出信号的最小频率间隔即输出频率精度由参考信号频率和小数频率合成器的分辨位数决定。由此可见，小数频率合成器在支持较高频率的参考信号的同时可以获得很高的输出频率精度。小数频率合成器有多种实现方式， 其中小数频率合成器是最成功的实现 方四、实验条件： 利用电子系的实验室设备 五、进度计划： 六、参考文献： 1李广弟 . 单片机基础 M.北京航空航天大学出版社 1996 2高吉祥，黄智伟，陈和 . 高频电子线路 M.电子工业出版社 ,2003年 ,第 1版 3吴运昌 .模拟集成电路原理与应用 M.华南理工大学出版社 ,2001年 ,第 1版 4全国大学生电子设计竞赛组委会 .第五届全国大学生电子设计竞赛获奖作品选编 .北京理工大学出版社 ,2003年 ,第 1版 5高吉祥，黄智伟，丁文霞 .数字电子技术 M.电子工业出版社 ,2003年 ,第 1版 6吴金戎 .8051单片机实践与应用 M.清华大学出版社 .2001年 序号 毕业设计阶段性工作及成果 时间安排（初步） 1、 2、 3、 4、 5、 查找资料、设计电路 方案论证、购买元件 制作电路、程序设计 系统制作、整体调试 总结论文、准备答辩 第一周，第二周 第三周，第四周 第五周，第六周 第七周，第八、九周 第十周，第十一、十二周 nts 7 日 铃木宪次，何中庸译，高频电路设计与制作，科学出版社 . 8康华光，陈大钦 .电子技术基础 M.高等教育出版社， 2003年 ,第 4版 9稻叶保 .模拟技术应用技巧 101例 M.科学出版社， 2006年 ,第 1版 10郑俭锋 .I2C总线的控制与实现 .电子设计应用， 2004年，第 7期 11张俊谟 . MCS-51 和 80C51 系列单片机 .电子世界， 2001年，第 8期 12梅丽风，王艳秋，张军 ,et.单片机原理及接口技术 .清华大学出版社， 2004年 ,第 1版 13吴金戌，沈庆阳，郭庭吉 .8051单片机实践与应用 .清华大学出版社， 2002年 , 第 1版 14周兴华 .变容二极管和电调谐 .电子世界， 2000年，第 6期 15徐守堂，杨志民，徐大诚 .电视接收技术 .西安电子科技大学出版社， 2003年 ,第 1版 nts天津工程师范学院 毕业设计（论文）指导检查工作记录表 系别 电子系 班级 学生姓名 指导教师 课题名称 基于 PLL 信号发生器的设计 时间（学期、周次） 内容及指导记录 2005-2006 学年 第一学期 11.15-12.15 12.15-01.10 第二学期 2006.3-2006.4 2006.4-2006.5 2006.5-2006.6 布置毕业设计题目，讲解毕业设计要求，学生初步了解毕业设计任务 根据毕业设计题目，查找相关资料 方案选择，设计相关电路 完成实际电路的制作，编写程序 调试各单元电路的程序，并进行统调，完成论文写作 指导教师签字： nts基于 PLL 信号发生器的设计 摘 要 : 随着无线通信技术的应用和发展，对高质量的高频信号源要求日益迫切，这主要表现在对频率的稳定度和准确度的要求越来越高，并且希望能方便地调整频率。常见的信号产生方法很难满足这些要求，如石英晶体振荡器可以达到很高的频率稳定度，但是调整频率困难； LC 振荡器调整频率比较容易，但是频率稳定度和精度方面又达不到要求。而锁相环频率合成技术则可以同时满足两方面的要求。本设计正是基于这种技术来产生正弦波信号的，通过单片机控制频率合成器，从而控制信号的输出频率。为了便于观察频率的变化，用数码 管监测输出频率值并把当前值送到存储器存储。此设计电路可以产生频率稳定度、精度高的正弦波。 关键词 ： 锁相环 单片机 存储器 The Design of Signal Generator Based on the PLL Abstract: With the application and development of wireless communication, it is demands for signal sources with high-quality and high-frequency;it is not only mainly reflected in the frequency stability and accuracy but also in hoping that the frequency could be easily adjusted. However, it is difficult to meet these demands by the common way generating signal source. For example, although quartz crystal oscillator can reach high stability of frequency, the adjustments of frequency is inconvenience; LC oscillator frequency adjustment is very convenient, But the stability and accuracy of frequency cant meet requirement. Compared with the methods above. phase locked loop frequency synthetic technology can meet all various aspects demands. The design is based on this technology to generate sine wave signal, frequency synthesizers is controlled by the Single Chip Microcomputer and controls the output frequency. In order to make convenience to observe the change of frequency, the system uses LED to monitor the output frequency and then send it to the memory devices. This design can generate sine wave with high stability and precision frequency. Keyword: Phase locked loop Single Chip Microcomputer Memory nts目 录 1 引言 1 2 设计要求 1 3 方案论证与比较 1 4 系统组成 2 5 锁相环介绍 3 6 单元电路设计 5 6.1 压控振荡器 5 6.2 锁相环式频率合成器的设计 7 6.3 低通滤波器 10 6.4 电源切换电路设计 10 6.5 电源电路设计 11 6.6 存储电路设计 11 6.7 电子控制单元电路（ ECU） 14 6.8 频率测量显示电路 18 7 软件设计 19 8 测试结果 21 9 结论 22 参考文献 23 致谢 24 附录 1：程序 25 附录 2：总电路图 44 英文资料及中文翻译 45 nts 1 1 引言 随着通信 技术 、数字电视、航空航天和遥控技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率数量的要求也越来越高。为了提高频率的稳定度，经常采用晶体振荡器等方法来解决，但它很难产生多个频率信号。而频率合成技术，可以通过对频率进行加、减、乘、除运算，从一个高稳定度和高准确度的标准信号源，产生大量具有同样高稳定度和高准确度的不同频率。频率合成器是从一个参考频率中产生多种频率的器件。基于频率合成器的这以一特点，利用锁相式频率合成技术，可以制作高稳定度、宽频带的正弦波信号发生器。 2 设计要求 利用锁相环技术产生一个失真度小、频率从 30MHz 到 100MHz 的可调的正弦波信号。根据频率的不同选择不同步进的标准频率。当信号处于较低频率时，选择步进为1KHz 的标准频率，此时它的最小误差不大于 0.8%；当信号在较高的频率段时，选择以 25 KHz 为标准频率，它的最小误差不大于 0. 5%。 3 方案论证与比较 3.1 压控振荡器方案论证与选择 方案 1：采用分立元件构成。利用低噪声场效应管，用单个变容二极管直接接入振荡回路作为压控器件。 图 3-1 压控振荡电路 电路是电容三点式振荡器， 如图 3-1所示。该方法实现简单，但是调试困难，而且输出频率不易灵活控制 1。 方案 2：采用压控振荡器和变容二极管，及一个 LC谐振回路构成变容二极管压控振荡器。只需要调节变容二极管两端的电压，便可改变压控振荡的输出频率。由于采用了集成芯片，电路设计简单，系统可靠性高，并且利用锁相环频率合成技术可以使输出频率稳定度进一步提高。 综上所述，方案 2具有更优良的物性和更简单的电路构成，所以使用方案 2作为100k100k4. 7k100k100k3. 3k1k1000p68p0. 01 u5p0. 01 u47p0. 1u1u2S C1 90 6T1D1AV C Cnts 2 本次设计的方案。 3.2 频率合成器的设计方案论证与选择 方案 1:采用直接式频率合成器技术 ,将一个或几个晶体 振荡器产生的标准频率通过谐波发生器产生一系列频率 ,然后再对这些频率进行倍频、分频或混频，获得大量的离散频率。其组成框图如 3-2所示。直接式频率合成器频率稳定度高，频率转换时间短，频率间隔小。但系统中需要用大量的混频器、滤波器等，体积大，易产生过多杂散分量，而且成本高、安装调试都比较困难。 图 3-2 直接式频率合成 方案 2：采用模拟锁相式频率合成器技术，通过环路分频器降频，将 VCO的频率降低，与参考频率进行鉴相。优点：可以得到任意小的频率间隔；鉴相器的工作频率不高，频率变化范围不大，较容易实现， 带内带外噪声和锁定时间易于处理，频率稳定度与参考晶振的频率稳定度相同。缺点是分频率的提高要通过增加循环次数来实现，电路超小型化和集成化比较复杂 2。 方案 3：采用数字锁相环式频率合成技术，由晶振、鉴频 /鉴相（ FD/PD）、环路滤波器（ LPF）、可变分频器（ N）和压控振荡器（ VCO）组成。组成框图如图 5-1所示。利用锁相环，将 VCO的输出频率锁定在所需频率上。此电路可以很好地选择所需频率信号，抑制杂散分量，并且避免了大量的滤波器，采用大规模的集成芯片，与前两种方案相比可以简化频率合成部分的设计，有利于集成 化和小型化。频率合成采用大规模集成 PLL芯片 BU2614， VCO选用 MC1648； 综上所述，选择方案 3 即采用大规模 PLL 芯片 BU2614 和其他芯片构成数字锁相环式频率合成器。 4 系统组成 根据要求设计信号发生器，输出信号为正弦波。设计中采用锁相环式的频率合成技术，利用锁相环，使输出的正弦波频率与晶体振荡器的稳定度一样。控制部分采用单片机来完成，利用数码管对频率进行显示并对频率值 进行存储。系统框图如图 4-1所示 晶振 谐波发生器 分频器 倍频器 混频器 fOut2 fOut3 fOut1 nts 3 图 4-1系统框图 5 锁相环介绍 5.1 锁相环的概念 锁相环 是指使高频振荡器的频率与基准频率的整数倍频率一致时所使用的电路。通常基准振荡器都使用晶体振荡器，所以高频振荡的频率稳定度与晶体振荡器相同。 5.2 锁相环基本框图 图 5-1是 锁相环 的基本结构图，由 VCO、相位比较器、基准频率振荡器、环路滤波器所组成的。在这里用 rf 表示基准频率振荡器频率， 0f 则表示 VCO 的频率。当压控振荡器的频率 0f 由于某种原因而发生变化时，必然相应地产生相位的变化。相位 图 5-1 PLL的基本结构图 的变化在鉴相器中与参考晶体振荡器的稳定相位 rf 相比较，使鉴相器输出一个与相位误差成比例的误差电压分量 C(t)。 C(t)用来控制压控振荡器 中的压控元件参数，一般指的是变容二极管，而这压控元件又是 VCO振荡回路的组成部分，结果压控元件电容量的变化将 VCO的输出频率 0f 又拉回稳定值来。这样， VCO的输出频率稳定 利用低通滤波器把误差信号变成直流电压 比较 rf 与 0f 从而产生误差信号 PD 鉴相器 （ PD） VCO（电压控制振荡器） 环路滤波器 基准振荡频率 振荡频率随VR而变化 Ud(t) C(t) UR(t) 0frf 0 数码显示频率 AT89C51 频率合成器BU2614 低通滤波器 压控振荡器 键盘控制 频率测量电路 输出 存储电路 nts 4 度即由参考晶体振荡器所决定。 由频率与相位的关系可知，瞬时频率与瞬时相位的关系是： （ t） = (5.1) )(t = + 0 (5.2) 式中的 0 为初始相位， )(t 为瞬时频率。 由上面讨论可知加到鉴相器的两个振荡信号的频率差为： 0 r (5.3) 为参考晶体振荡器的频率， 0 压控荡频率。 此时的瞬时相位差为 )(te = + 0 (5.4) 当两个振荡器的频率相等时它们的瞬时相位差是一个常数 0 ，即： )(te = 0 (5.5) （ t） = =0 (5.6) 亦即当两个振荡频率相等时，有相位差，无频率差 3。 5.3 鉴相器的时序图 当 rf 与 0f 的关系为 rf 0f 。也就是 VCO 振荡频率 0f 低于 rf 时的状态。此时相位比较器的输出 PD，如图 5-2 所示，产生正脉冲信号，使 VCO 的振荡频率提高的信号。反之，当 rf 0f 是产生负脉冲。 这 一 PD 脉波信号经过回路滤波器的积分，便可 图 5-2相位 /频率比较器的动作 dtd dtt)(dttd )( dtt)(nts 5 以得到直流电压 VR，可以控制 VCO 电路。由于控制电压 VR 的变化， VCO 振荡频率会提高。结果使得 rf = 0f 在 rf 与 0f 的相位成为一致时， PD 端子会成为高阻抗状态，使PLL被锁 定 (Lock)。 5.4 捕捉带与通频带 压控振荡器 本来处于失锁状态时，由 于环路的作用，使压控振荡频率逐渐向标准参考频率靠近，靠近到一定程度后，环路即能进入锁定。这一过程叫做捕捉过程。系统能捕捉最大的频率失谐范围称为捕捉带或捕捉范围。 当环路已锁定后，如果由于某种原因引起频率变化，这种频率变化反映为相位变化，则通过环路的作用，可使 VCO的频率和相位不断跟踪变化。这时环路即处于跟踪状态。环路所能保持跟踪的最大失谐频带称为同步带，又称为同步范围或锁定范围。 6 单元电路的设计 6.1 压控振荡器 压控振荡就是在振荡电路中采用压控元件作为频率控制器件。压控器件一般是用变容二级管，它的 电容量受到输入电压的控制，当输入电压变化，就引起了起振荡频率的变化。因此，压控振荡器事实是一种电压 频率变换器。它的特性可用瞬时振荡频率 r 与控制电压 C之间的关系曲线来表示，如图 6-1所示。图上的中心频率 0是在没有外加控制电压时的固有频率。在一定范围内， r 与 C 之间是线性关系。在线性范围内，这一线性可用下列方程来表示。 r （ t） = 0 +Kr C(t) (6.1) Kr 是特性曲线的斜率，称为 VCO 的增益或灵敏度，量纲为 rad/s.V,它表示单位电压所引起的振荡角频率变化的大小。 r 图 6-1 压控振荡器的特性曲线 6.1.1 压控振荡器 MC1648 MC1648 是一个 8 引线双列直插的器件， 内部电路图如图 6-2 所示。 压控振荡电路由芯片内部 Q8、 Q5、 Q4、 Q1、 Q7和 Q6， 10 脚和 12脚外接 LC谐振回路组成正反馈的正弦振荡电路 4，其振荡频率： （ 6.2） 0 O C lcf 2 1nts 6 （ 6.3） l 、 c 分别为电感、电容大小， DC 为变容二极管的电容量。 图 6-2 MC1648 内部原理图 6.1.2 压 控振荡电路设计 图 6-3为压控振荡电路图。压控振荡器主要由压控振荡芯片 MC1648 和变容二 图 6-3 压控振荡电路 V14V1B P T10T A N K12AGC5V E E7cc1cc2OUT3M C 164 8U5RR100 P FC80. 01U FC 160. 01U FC9VDVDD10U HL0V C C1716Vout 112vout1390 P FC10U HLVD3.3k4.7k560220 0P F220 0P FM C 164 8OUTV C CCCC D 11nts 7 极管 MV209 以及谐振回路构成。 MC1648 需要外接一个由电感和电容组成的并联谐振回路 5。为达到最佳工作性能，在工作频率要求并联谐振回路的 QL 100。电源采用 5V 的电压，振荡器的输出 频率随加在变容二极管上的电压大小变化而变化。通过切换电源来切换电感量，从而改变振荡频率。 6.1.3 变容二级管与开关二级管切换电路 变容二极管 变容二级管是一种特制的二级管，它的 PN结电容变化范围比较大，正常工作时，变容二级管加反相电压，在其 PN 结上产生电荷存储，于是相当于一个电容，当反向电压改变时，变容二级管的结电容也发生相应的变化 6。 变容二级管的结电容 CVD和外加反向偏压 UR的关系可用下式表示。 UR 是加在变容二极管的反向电压， CVD0为 UR=0时 的结电容 U0 是接触电位差； n是电容变化系数。 电感切换电路 为了扩大频率的带宽，通过切换电源来切换电感。图 6-4是开关二级管切换频段电路图。当开 S 连接 +5V 时，开关二级管 VD2截止，电感 L1和 L2相加，电感量较大，对应于低频段 VL；当 S接向地时， VD2导通， L2被大电容 2000pF短接，电感只剩下 L1，电感量较小，对应于高频段 7。 图 6-4 电感切换电路 6.2 锁相环式频率合成器的设计 6.2.1 BU2614 的管脚图与内部组成 BU2614 为 16 管脚芯片，其管脚图如图 6-5 所示。管脚 Xout 与 Xin 为外接晶振（ 6.4） nts 8 管脚，一般接 75KHz 晶体，主要产生标准频率和时钟信号； CE、 CLK 和 DA 端分别为使能、时钟和数据输入端， PD为相位比较输出。 图 6-5 BU2614 管脚图 BU2614是一种串行码输入的锁相频率合成器，它采用标准的 I2C 总路线结构，可以工作在整个 FM 波段，具有低噪声、低功耗、高灵敏度的特点，并具有中频检测功能。 BU2614 内部主要有相位比较器 PD、可编程分频器、参考分频器、高稳定晶体振荡器及内部控制器组成。当单片机对 BU2614 送入一组数据， BU2614 把接收到的数据与接收的信号频率进行比较后输出一个 PD，该 PD信号通过外部环路低通滤波后加在 VCO 上，通过 VD 的不断调整使 VCO 振荡频率锁定在与单片机送入数据相对应的频率上，实现频率锁定。 在内部结构中，移位锁存器作用是把单片机送来的 32 位串行数据送入锁存器后进行串并转换，其中 16 位控制可编程分频器， 3 位控制参考分频器，其余为内部控制字。可编程分频器按照 16 位数据的控制要求，把 focs 振荡频率信号经过参考分频之后的频率信号 fd 与 fr 在 PD 中进行比较，当 fd 不等于 fr 时由 PD 输出电压 VD控制 VCO，使 focs 稳定在确定频率上。参考分频器通过状态字中 R 0、 R1、 R2 三位数据把高稳定度振荡器产生的 75kHz 标准频率进行分频。可输出 4 个固定频率 fr。PD把 fr和 fd进行鉴相比较， PD的输出为高电平，低电平及高阻三态输出，通过外部 LF实现锁相。 6.2.2 输入、输出数据形式 BU2614的串行数据输入靠 CE、 CLK和 DA 三个端子完成。时钟信号、数据信号和使能信号逻辑关系如图 6-6 所示。其中 T1 应大于 15 s， T2 大于 2 s，时钟宽度应大于 1 s。数据和状态字共 32位，从低 位到高位依次排列为： D0、 D1 D 15 、 XOUT1X I N2CE3C L K4D A T A5CD6P07P18I F I N9P210A M I N11F M I N12VDD213VDD114PD15V S S16nts 9 图 6-6 CLK、 DATA、 CE的逻辑关系 P0、 P1、 P2 、 *、 *、 *、 *、 CT、 R0、 R1、 R 2、 S、 PS、 *、 GT、 TS。其中 D0 到D 15、表示可变分频比的 16位二进制数； *表示与控制不相关的位，可为 1 或 0；参考分频器产生的标准频率由 R0、 R1、 R2三位数据控制，控制关系如表 6-1所示。 表 6-1 R0、 R1、 R2与标准频率的关系 R0 R1 R2 标准频率 0 0 0 25KHz 0 1 1 3.25 KHz 1 0 0 6.25 KHz 1 1 0 1 KHz 1 1 1 *PLL关闭 P0、 P1、 P2为输出口控制数据，可使输出通道打开或关闭。置 0时为通道打开。S和 PS可用于收音机中 FM和 AM的选择。数据输出由 CD端输出，此时 CLK、 CD与 CE的逻辑关系与数据输入类似，只 不过 CE要求为低电平。 CT、 GT等用于频率测量与计数的控制。 6.2.3 BU2614 的外围电路工作原理 图 6-7 锁相环控制电路图 1KR21KR34.7KR41KR510KR64.7KR71KR11275K H ZY122P FC133P FC2100pFC5100pFC40. 01U FC9100pFC7100pFC610U FC810U FC 1010U FC3XOUT1X I N2CE3C L K4D A T A5CD6P07P18I F I N9P210A M I N11F M I N12VDD213VDD114PD15V S S16B U 261 4U1+ 5V0. 01U FC 11CEC L KD A T AF M I ND I T O N Gnts 10 BU2614的外围电路如图 6-7所示。 5脚接收单片机的串行数据，该数据为 12脚 反馈频率 FMOSC 提供分频系数 N，内部标准频率由串行数据位中的 R0、 R1、 R2 的取直确定。该设计选择 R0、 R1、 R2 为 000 或 110。当频率在 25MHz 到 54MHz 之间选择标准频率为 1KHz，也就是 R0、 R1、 R2为 110；当频率在 54MHz到 110MHz之间选择标准频 率为 25 KHz。所选择的标准频率与 FMOSC /N比较，在 PD输出相位比较信号，根据 PD 输出端的状态，从低通滤波器得到相应的直流电压，该电压直接控制压控振荡的变容二极管，从压控振荡输出的频率通过电容耦合反馈到 BU2614 中使环路锁定。 6.3 低通滤波器 9018Q29018Q11000pFC 12470pFC 130.33U FC 140.01U FC 1647U FC 1610KR8100KR 10470KR910KR 11+ 12VM C 164833U FC 15D I T O N G图 6-8 滤波电路图 低通滤波器由三极管和 RC 电路组成，其电路图如图 6-8 所示。低通滤波器用于滤除鉴相器输出的误差电压中高频分量和瞬变杂散干扰信号，以获得更纯的控制电压，提高环路稳定性和改善环路跟踪性能和噪声性能。锁 相稳频系统是一个相位反馈系统，其反馈目的是使 VCO的振荡频率由自有偏差的状态逐步过渡到准确的标准值。而 VCO如做调频源用，其瞬时频率总是偏离标准值的。振荡器中心频率不稳主要由温度、湿度、直流电源等外界因素引起，其变化是缓慢的，锁相环路只对 VCO平均中心频率不稳定所引起的分量（处于低通滤波器通带之内）起作用，使其中心频率锁定在设定的频率上。因此，输出的调频波的中心频率稳定度很高 8。 6.4 电源切换电路设计 电源切换电路如图 6-9所示。此控制电路是用三级管和光偶来控制输出的高低电平，使开关二级管截 止或导通（见图 6-4），从而来切换电感量。当 P3.0输出高电平时，三极管导通，导致光偶导通，使输出为低电平；当 P3.0为低电平时，三极管截止，导致光偶截止，使输出为高电平 9。 nts 11 2KR151R28050Q3U147KR3+ 5VP 3.0D I A N Y A图 6-9 电源切换电路 6.5 电源电路设计 电源电路如图 6-10所示，由于低通需要 12V的工作电压、 MC1648、单片机、 BU2614 图 6-10 电源电路 等工作电压需要 5V，所以变压器的输出只需要接地和 15V，考虑到高频信号产生电路和单片机共用一个电源会互相干扰，所以采取对单片机单独供电。由 变压器出来的交流信号分别经过两个 L7812CV,一路直接接到低通和 L7805CV；另一路 L7812CV的输出直接接到 L7805CV，它的输出单独供给给单片机。在三端稳压管的输入输出端与地之间连接大容量的滤波电容，使滤掉纹波的效果更好，输出的直流电压更稳定。接小容量高频电容以抑制芯片自激，输出引脚端连接高频电容以减小高频噪声 10。 6.6 存储电路设计 6.6.1 AT24C02 管脚介绍 470 U F / 25V100 0U F / 25V220 0U F / 25V1234D1103 103103103+ 5V220V10U FV i n V outGNDL 781 2C VV i n V outGNDL 780 5C V470 U F / 25V100 0U F / 25V220 0U F / 25V103 103103103+ 5V10U FV i n V outGNDL 781 2C VV i n V outGNDL 780 5C Vnts 12 AT24C02是美国 ATMEL公司的低功耗 CMOS 串行 EEPROM，它是内含 2568 位存储空间，具有工作电压宽（ 2.5 5.5V）、擦写次数多（大于 10000次）、写入速度快（小于 10ms）等特点。 AT24C02的 1、 2、 3脚是三条地址线，用于确定芯片的硬件地址。，第 8脚和第 4脚分别为正、负电源。第 5 脚 SDA 为串行数据输入 /输出，数据通过这条双向 I2C 总线串行传送。第 6脚 SCL为串行时钟输入线。 SDA和 SCL都需要和正电源间各接一个5.1K的电阻上拉。第 7脚需要接地。 I2C总线是一种用于 I2C器件之间连接的二线制总线。它通过 SDA（串行数据线）及 SCL（串行时钟线）两根线在连到总线上的器件之间传送信息，并根据地址识别 每个器件：不管是单片机、存储器、 LCD驱动器还是键盘接口 11。 6.6.2 I2C总线 的特性 I2C总线的基本结构 采用 I2C 总线标准的单片机或 I2C 器件，其内部不仅有 I2C 接口电路，而且将内部各单元电路按功能划分为若干相对独立的模块，通过软件寻址实现片选，减少了器件片选线的连接。 CPU 不仅能通过指令将某个功能单元电路挂靠或摘离总线，还可对该单元的工作状况进行检测，从而实现对硬件系统的既简单又灵活的扩展与控制。 双向传输的接口特性 传统的单片机串行接口的发送和接收一般都各用一条线，而 I2C 总 线则根据器件的功能通过软件程序使其可工作于发送或接收方式。当某个器件向总线上发送信息时，它就是发送器 (也叫主器件 )，而当其从总线上接收信息时，又成为接收器 (也叫从器件 )。主器件用于启动总线上传送数据并产生时钟以开放传送的器件，此时任何被寻址的器件均被认为是从器件。 I2C 总线的控制完全由挂接在总线上的主器件送出的地址和数据决定。 总线上主和从 (即发送和接收 )的关系不是一成不变的，而是取决于此时数据传送的方向。 SDA和 SCL 均为双向 I/O线，通过上拉电阻接正电源。当总线空闲时，两根线都是高电平。连接总线的器件的 输出级必须是集电极或漏极开路，以具有线 “ 与 ”功能。 I2C 总线的数据传送速率在标准工作方式下为 100kbit/s，在快速方式下，最高传送速率可达 400kbit/s。 I2C总线上的时钟信号 在 I2C总线上传送信息时的时钟同步信号是由挂接在 SCL时钟线上的所有器件的逻辑 “ 与 ” 完成的。 SCL线上由高电平到低电平的跳变将影响到这些器件，一旦某个器件的时钟信号下跳为低电平，将使 SCL线一直保持低电平，使 SCL 线上的所有器件开始低电平期。此时，低电平周期短的器件的时钟由低至高的跳变并不能影响 SCL线的状态，于是这 些器件将进入高电平等待的状态。 当所有器件的时钟信号都上跳为高电平时，低电平期结束， SCL 线被释放返回高nts 13 电平，即所有的器件都同时开始它们的高电平期。其后，第一个结束高电平期的器件又将 SCL线拉成低电平。这样就在 SCL线上产生一个同步时钟。可见，时钟低电平时间由时钟低电平期最长的器件确定，而时钟高电平时间由时钟高电平期最短的器件确定。 数据的传送 在数据传送过程中，必须确认数据传送的开始和结束。当时钟线 SCL为高电平时，数据线 SDA 由高电平跳变为低电平定义为 “ 开始 ” 信号；当 SCL 线为高电平时， SDA线发 生低电平到高电平的跳变为 “ 结束 ” 信号。开始和结束信号都是由主器件产生。在开始信号以后，总线即被认为处于忙状态；在结束信号以后的一段时间内，总线被认为是空闲的。 I2C 总线的数据传送格式是：在 I2C 总线开始信号后，送出的第一个字节数据是用来选择从器件地址的，其中前 7位为地址码，第 8位为方向位 (R/W)。方向位为 “0”表示发送，即主器件把信息写到所选择的从器件；方向位为 “1” 表示主器件将从从器件读信息。开始信号后，系统中的各个器件将自己的地址和主器件送到总线上的地址进行比较，如果与主器件发送到总线上的地址一致， 则该器件即为被主器件寻址的器件，其接收信息还是发送信息则由第 8位 (R/W)确定。 在 I2C总线上每次传送的数据字节数不限，但每一个字节必须为 8位，而且每个传送的字节后面必须跟一个认可位（第 9 位），也叫应答位（ ACK）。每次都是先传最高位，通常从器件在接收到每个字节后都会作出响应，即释放 SCL线返回高电平，准备接收下一个数据字节，主器件可继续传送。如果从器件正在处理一个实时事件而不能接收数据时，（例如正在处理一个内部中断，在这个中断处理完之前就不能接收 I2C总线上的数据字节）可以使时钟 SCL线保持低电平，从器 件必须使 SDA 保持高电平，此时主器件产生 1个结束信号，使传送异常结束，迫使主器件处于等待状态。当从器件处理完毕时将释放 SCL线，主器件继续传送。 当主器件发送完一个字节的数据后，接着发出对应于 SCL线上的一个时钟（ ACK）认可位，在此时钟内主器件释放 SDA线，一个字节传送结束，而从器件的响应信号将SDA线拉成低电平，使 SDA在该时钟的高电平期间为稳定的低电平。从器件的响应信号结束后， SDA线返回高电平，进入下一个传送周期。 总线竞争的仲裁 总线上可能挂接有多个器件，有时会发生两个或多个主器件同时想占用 总线的情况。例如，多单片机系统中，可能在某一时刻有两个单片机要同时向总线发送数据，这种情况叫做总线竞争。 I2C 总线具有多主控能力，可以对发生在 SDA 线上的总线竞争进行仲裁，其仲裁原则是这样的：当多个主器件同时想占用总线时，如果某个主器件发送高电平，而另一个主器件发送低电平，则发送电平与此时 SDA 总线电平不符的那个器件将自动关闭其输出级。总线竞争的仲裁是在两个层次上进行的。首先是地址nts 14 位的比较，如果主器件寻址同一个从器件，则进入数据位的比较，从而确保了竞争仲裁的可靠性。由于是利用 I2C总线上的信息进行仲裁，因此 不会造成信息的丢失。 6.6.3 存储电路的设计 存储电路如图 6-11 所示，由于 A0、 A1、 A2没有被 AT24C02使用，所以它们可以不接或直接接 VSS、 VCC。 WP 接到 VSS表示一般存储器的操作使能，即允许读和写整个存储器，如果接到 VCC写操作禁止，整个存储器是写保护，读操作不受影响，在此把 WP接 VSS。因为 SDA是一个双向的地址和数据传送端口，它是开漏极的端口，因此必须接一个上拉电阻到 VCC。它读写操作是通过单片机的控制来实现的 12。 R 5 25 . 1 KR 5 15 . 1 Kp33p36S C L6V C C8A23V S S4S D A5WP7A12A01U 1 22 4 C 0 2V3V3 图 6-11 存储电路 6.7 电子控制单元电路（ ECU） ECU是控制系统的核心，其作用是对输入的信号进行检测、运算处理和逻辑判断，根据预先存储的控制程序和试验数据，向各执行器发出控制指令，控制各执行器的工作。 89C51 是控制系统内部的主要部分，它是整个控制系统的处理单元， AT89C51 是一种带 4K字节可编程可擦除只读存储器的低电压，高性能 CMOS 8位微处理器，俗称单片机。该器件采用 ATMEL高密度非易失存储器制造技术制造，与工业标准的 MCS-51 指令集和输出管脚相兼容。由于将多功能 8 位 CPU和闪烁存储器组合在单个芯片中，ATMEL的 AT89C51是一种高 效微控制器，为很多嵌入式控制系统提供了一种灵活性高且价廉的方案 13。 6.7.1 89C51 单片机的管脚说明 VCC：供电电压（ 5V） GND：接地 P0口： P0口为一个 8位漏级开路双向 I/O 口。当 P1口的管脚第一次写 1时，被定义为高阻输入。 P0 能够用于外部程序数据存储器，它可以被定义为数据 /地址的低八位。在 FIASH编程时， P0口作为原码输入口，当 FIASH进行校验时， P0输出原码，此时 P0外部必须被拉高。 VCC VCC nts 15 图 6-12 MCS-51的引脚 P1口： P1口是一个内部提供上拉电阻的 8位双向 I/O口。 P1口管脚写入 1后，被内部上拉为高，可用作输入， P1 口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。在 FLASH编程和校验时， P1口作为低八位地址接收。 P2 口： P2 口为一个内部上拉电阻的 8 位准双向 I/O 口。当 P2口被写“ 1”时，其管脚被内部上拉电阻拉高，且作为输入。并因此作为输入时， P2 口的管脚被外部拉低，将输出电流。这是由于内部上拉的缘故。 P2口当用于外部程序存储器或 16位地址外部数据存储器进行存取时， P2 口输出地址的高八位。 P2 口在 FLASH 编程和校验时接收高八位地址信 号和控制信号。 P3口： P3口管脚是 8个带内部上拉电阻的准双向 I/O口。当 P3 口写入“ 1”后，它们被内部上拉为高电平，并用作输入。作为输入，由于外部下拉为低电平， P3 口将输出电流这是由于上拉的缘故。 P3口也可作为 AT89C51的一些特殊功能口，如下所示： P3口管脚备选功能 P3.0 RXD（串行输入口） P3.1 TXD（串行输出口） P3.2 /INT0（外部中断 0） P3.3 /INT1（外部中断 1） P3.4 T0（记时器 0外部输入） P3.5 T1（记时器 1外部输入） p1.01p1.12p1.23p1.34p1.45p1.56p1.67p1.78R S T / V P D9R X D / P 3.010T X D / P 3.111I N T 0/ P 3.212I N T 1/ P 3.313T 0/ P 3.414T 1/ P 3.515W R / P 3.616R D / P 3.717X T A L 218X T A L 119GND20P 2.021P 2.122P 2.223P 2.324P 2.425P 2.526P 2.627P 2.728P S E N29A L E / P R O G30E A / V P P31P 0.732P 0.633P 0.534P 0.435P 0.336P 0.237P 0.138P 0.039V C C40nts 16 P3.6 /WR（外部数 据存储器写选通） P3.7 /RD（外部数据存储器读选通） RST：复位输入。要保持 RST脚两个机器周期的高电平时间。 当 8051通电，时 钟电路开始工作，系统即初始复位。 常见复位电路如图 6-13所示。 图 6-13 复位电路 ALE/PROG：当访问外部存储器时，地址锁存允许的输出电平用于锁存地址的低位字节。在 FLASH编程期间，此引脚用于输入编程脉冲。在平时， ALE端以不变的频率周期输出正脉冲信号，此频率为振荡器频率的 1/6。 /PSEN：外部程序存储器的选通信号。在由外部程序存储器取指期间，每个机器周期 两次 /PSEN 有效。但在访问外部数据存储器时，这两次有效的 /PSEN 信号将不出现。 /EA/VPP：当 /EA 保持低电平时，则在此期间外部程序存储器（ 0000H-FFFFH），不管是否有内部程序存储器。当 /EA端保持高电平时，此间内部程序存储器。在 FLASH编程期间，此引脚也用于施加 5V编程电源（ VPP）。 XTAL1：反向振荡放大器的输入及内部时钟工作电路的输入。 XTAL2：来自反向振荡器的输出。 振荡器特性： XTAL1和 XTAL2 分别为反向放大器的输入和输出。该反向放大器可以配置为片内振荡 器。石晶振荡和陶瓷振荡均可采用。如采用外部时钟源驱动器件， XTAL2应不接。有余输入至内部时钟信号要通过一个二分频触发器，因此对外部时钟信号的脉宽无图 任何要求，但必须保证脉冲的高低电平要求的宽度。 MCS-51单片机 的内部结构如图 6-14所示。 89C51 单片机包含中央处理器、程序存储器 (ROM)、数据存储器 (RAM)、定时 /计数器、并行接口、串行接口和中断系统等几大单元及数据总线、地址总线和控制总线等三大总线 14。 中 央处理器 中央处理器 (CPU)是整个单片机的核心部件，是 8 位数据宽度的处理 器，能处理nts 17 8位二进制数据或代码， CPU负责控制、指挥和调度整个单元系统协调的工作，完成 6-14 MCS-51 内部结构 运算和控制输入输出功能等操作。 数据存储器 （ RAM） 89C51内部有 128 个 8位用户数据存储单元和 128个专用寄存器单元，它们是统一编址的，专用寄存器只能用于存放控制指令数据，用户只能访问，而不能用于存放用户数据，所以，用户能使用的的 RAM只有 128个，可存放读写的数据，运算的中间结果或用户定义的字型表 。 程序存储器 89C51共有 4096 个 E2PROM，用于存放用户程序，原 始数据或表格。 定时 /计数器 89C51有两个 16位的可编程，以实现定时或计数产生中断用于控制程序转向。 并行输入输出口 端 口 0 驱 动 器 端 口 2 驱 动 器R A M（ 1 2 8 8 ）端 口 0 锁 存 器 端 口 2 锁 存 器R O M（ 4 K 8 ） 程 序 地 址 寄 存 器缓 冲 器P C 加 1 寄 存 器程 序 计 数 器 P C数 据 指 针 D P T R堆 栈 指 示 器 S PP C O N S C O N T M O D T C O NT H 0 T L 0 T H 1 T L 1S B U F（ T X ）S B U F（ R X ）I E中 断 、 串 行 口 和 定 时 器R A M 地 址寄 存 器A C CB 寄 存 器A L U状 态 寄 存 器暂 存 器 2 暂 存 器 1定 时与控 制指 令寄 存器端 口 1 锁 存 器 端 口 3 锁 存 器端 口 1 驱 动 器 端 口 3 驱 动 器X T A L 1 X T A L 2P0 . 0 P0 . 7P2 . 0 P2 . 7P1 . 0 P1 . 7P3 . 0 P3 . 7A L ER S TP S E NEAV c cV s s（ 5 V ）nts 18 89C51共有 4组 8位 I/O口 (P0、 P1、 P2 或 P3)，用于对外部数据的传输。 全双工串行口 89C51内置一个全双工串行通信口，用于与其它设备间的串行数据传送，该串行口既可以用作异步通信收发器，也可以当同步移位器使用 。 中断系统 89C51 具备较完善的中断功能，有两个外中断、两个定时 /计数器中断和一个串行中断，可满足不同的控制要求，并具有 2 级的优先级别选择。 时钟电路 89C51内置最高频率达 12MHz的时钟电路，用于产生整个单片机运行的脉冲时序，但 89C51单片机需外置振荡电容。 单片机的结构有两种类型，一种是程序存储器和数据存储器分开的形式，即哈佛(Harvard)结构，另一种是采用通用计算机广泛使用的程序存储器与数据存储器合二为一的结构，即普林斯顿 (Princeton)结构。 INTEL的 MCS-51系列单片机采用的是哈佛结构的形式 。 6.8 频率测量显示电路 显示电路如图 6-15 所示 15。由于锁相环产生正弦波的频率较高，无法用单片机直接来测量 它的频率，必须先用高速分频器来对它进行分频，使它降低到单片机的测量范围之内。但又考虑到性价比的问题，可直接用频率合成器 BU2614 的控制字和分频比来送给单片机显示。当控制字是 8600H 时，也就是 R0、 R1、 R2 为 000 时，选择步进为 1K的标准频率，频率范围从 25MHz到 54MHz，根据 (6.5) N是分频比， lf 为输入 BU2614的频率， Rf 为标准信号源频率 可计算出分频比的范围： (6.6) (6.7) 转化成十六进制的变化范围是从 61A8H到 D2F0H。当控制字是 8000H 时， R0、 R1、 R2为 110时，步进为 25KHz标准频率，频率从 54 MHz 到 110MHz，根据上面的公式可得分频数从 0870H到 1130H。送显示的时候可把它的分频数乘于所选择的标准频率，然后进行 BCD码转换，再送给单片机处理。 分频比可通过按键来调整。设置四个按键，分别是加一、加十、减一、减十。当需要选择较大调整时， 可选择加十或减十；当需要较小范围调整时，可选择加一或减一。 54000154000m a x RlM A X ffN2 5 0 0 012 5 0 0 0m i n RlMI N ffNRlffNnts 19 图 6-15 显示电路 7 软件设计 7.1 软件分析 本设计软件的主要作用是用来控制 BU2614、存储器 AT24C02以及频率的显示。 因为输出正弦波的频带范围较宽，又考虑到精确度的要求，当步进为 1KHz、控制字为 FFFFH时，输出频率的最大值只能为 65.536MHz，所以为了达到更高的频率，又能提高精确度，必须选择两种不同的标准频率。以 54MHz为分界点，当低于 54MHz时，选择以 1KHz 为步进，当高 54MHz 时，选择以 25KHz 为步进。当控制字为 8600H 时，分频数乘于 1KHz；当控制字为 8000H时，分频数乘于 25KHz。因为分频数乘于标准频率化成 BCD码以后占用的字节数不同，所以要调用两个不同的显示单元。调整频率时，可通过按键来实现，根据调用不同的子程序可以完成分频比加一、加十、减一
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