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电气电子毕业设计254基于eda技术的波形发生器设计,毕业设计论文

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邵 阳 学 院 毕业设计 (论文 ) 课 题 名 称 基于 EDA 技术 的波形发生器设计 学 生 姓 名 学 号 0431029014 系 、 专 业 信息与电气 工程系电 子 信息 工程 专业 指 导 教 师 职 称 副 教 授 2007 年 5 月 10 日 nts摘 要 波形发生器是一种常用的测量仪器，广泛用于科学研究、生产实践和教学实践等领域。文章在研究国内外波形发生器的基础上，提出了基于 FPGA 的波形发生器设计方案，并详细介绍了波形发生器的组成、电路设计和 VHDL 硬件描述。文章中的波形数据是从 Matlab 中获取 ，波形发生器的开发是基于 EDA 开发平台上， 借助Maxplus 软件， 实现 了 波形 电路 VHDL 描述和仿真，最终通过硬件验证。 文 章 中的程序和电路均通过验证， 基于 Matlab 和 FPGA 的波形发生器的 研究方法适用于 开发 任意波形发生器。 关键词 :波形发生器；可编程 逻辑器件； Matlab； FPGA； EDA技术 。 Abstract The profile generator is one kind of commonly used metering equipment, with wide application in the field of scientific research, manufacture and teaching. The article in studying the domestic and foreign profiles generator in the foundation, proposed based on the FPGA profile generator design proposal, and in detail introduced the profile generator composition, the circuit design and the VHDL hardware description. In the article profile data is gains from Matlab, the profile generator development is developed in the platform based on EDA. Also with the aid of Maxplus II software, the article had completed the electric circuit description and the simulation, finally throug hardware confirmation. In this article procedure and the electric circuit through the confirmation, the research techniques are suitable for the free profile generator. Key word: Profile generator; programmable logical component;Matlab; FPGA; EDA Technology. nts邵阳学院毕业设计 （ 论文 ） 1 前 言 波形发生器是一种常用的信号源，广泛用于设计和测试、汽车制造、工业、生物医药、传感器仿真、制造模型实验等。 传统的信号发生器采用模拟电路技术，由分立元件构成振荡电路和整形电路，产生各种波形。它在电子信息、通信、工业等领域曾发挥了很大的作用。但是采用这种技术的波形发生器电路结构复杂、体积庞大、稳定度和准确度较差，而且仅能产生正弦波、方波、三角波等几种简单波形，难以产生较为复杂的波形信号。随着微处理器性能的提高，出现了由微处理器、 D/A 以及相关硬件、软件构成的波形发生器。它扩展了波形发生器的功能，产生 的波形也比以往复杂。实质上它采用了软件控制，利用微处理器控制 D/A,就可以得到各 种简单波形。但由于微处理器的速度限制，这种方式的波形发生器分辨率 较低，频率切换速度较慢。 本设计拟订 开发基于 Matlab 和 EDA 技术的波形发生器 ，它 用高速存储器做查询表，通过数字形式存入的波形， 再 通过高速 D/A 转换器对存储器的波形进行合成。只要改变 FPGA 中查找表数据就可以产生任意波形，因而具有相当大的灵活性。 随着我国四个现代化和经济发展，我国在科技和生产各领域都取得了飞速的发展和进步，同时这也对相应的测试仪器和测试手段提出了 更高的要求，而波形发生器已成为测试仪器中至关重要的一类，因此在国内发展波形发生器具有重大意义和实际价值。例如，它能模拟编码雷达信号、潜水艇特征信号、磁盘数据信号、机械振动瞬变过程、电视信号以及神经脉冲之类的波形，也能重演由数字示波器 (DSO)捕获的波形 等 。 本课题的研究由我及李慧同学共同完成，本人主要利用 FPGA 产生波形进行仿真与测试，波形数据由来在李慧同学努力下实现的。由于 我的能力和水平有限，论文中肯定会有不妥之处和错误，恳请老师和同学提出批评和改进意见。 nts邵阳学院毕业设计 （ 论文 ） 2 第 1 章 波形发生器方案设计 第 1.1 节 基于模拟电路波形发生器设计方案 正弦波振荡电路是用来产生一定频率和幅度的正弦波信号 ，输出单一频率的正 弦波 ，是应用最广泛的振荡器。振荡器是由基本放大器和反馈网络，选频电路三大部分组成。自激振荡器无需外加激励就能产生特定小型的交流输出信号。 如图 1.1为利用集成运放 RC相移式正弦波振荡器的电路原理图 。 图 1.1 RC正弦波振荡器 图中的运放接成反相输入方式，输出与输入之间有 180o 相移，通过 RC 相移网络之后，将产生 180o 相移，满足自激的相位平衡条件。若适当选择 Rf 值，满足自激的振幅条件，则将在输出端得到正 弦波形。该振荡器频率及振幅条件 由式（ 1-1）决定： 0123f RC ， 12fRR （ 1-1） 电路中的稳压管 Dz 起稳 定 幅 值 作用，当振幅超过稳压管的稳压电压时，稳压 管被击穿，从而限制振幅继续增长。 （ 1） 选择 RC 参数的主要依据和条件 因为 RC 桥式振荡器的振荡频率是由 RC 网络 决定的，所以选择 RC 的值时 应该把已知振荡频率0f作为主要依据。 为了使选频网络的特性不受集成运算放大器输入和输出的电阻的影响， 选择 R 时还应该考虑下列条件： Ri R or式中，ir是集成运算放大器同相端输入电阻；or是集成运算放大器的输出电阻。 32674 A 7 4 1C01 0 D16 . 2 v2 N 4 8 6 1D01 N 9 1 4R11 1 KC02 2 nC02 2 nC02 2 nC02 2 nC02 2 nGND+ 1 2 VR01 1 kR11 1 kR21 1 k5kR23 9 0GND1 0 - 1 2 V正弦波输出nts邵阳学院毕业设计 （ 论文 ） 3 第 1.2 节 基于 MCU 波形发生器设计方案 波形的生成及对频率 和相位的控制均由单片机编程实现。波形生成程序生成正弦波信号在一个周期内的波形数据，这些数据循环输出至 D/A 转换器，通过在输出数据指令之间插入 NOP 指令实现对频率的控制，原理框图如图 1.2所示。 图 1.2 以 MCU 实现方案原理图 此方法产生的信号频率范围、步进值取决于所采用的每个周期的输出点数及单片机执行指令的时间（与单片机的结构及选用的晶体振荡器等有关）。此方案的优点是硬件电路简单，所用器件少，可相对容易地产生各种波形，在低频区基本上能实现所要求的功能；缺点是控制较复杂，精度不易满足，生成波 形的频率范围小，特别是难以生成高频波形。 例如，对输出信号频率 maxf =20kHz而言，因为移相分辨率为 1o ，则一个周期至少要采样 360 个点，即 MCU 发送波形幅度数据的速度 m a x 3 6 0 7 . 2c p c pf f f M H z 即，则前后发送 2个波形幅度数据的时间间隔 m a x 0 .1 3 8 8Ts ，但是 MCU的指令执行周期一般有几个 s ，从而 MCU发送信号一个周期的波形数据一般要几十个 s 。故以 MCU为核心的实现方案难以产生高频波形。 第 1.3 节 基于 DDS 技术波形发 生器设计 方案 该方案采用 DDS（ Direct Digital Synthesis，直接数字频率合成）技术产生数字式移相正弦波信号。 信号生成主要由 FPGA部分实现， FPGA部分主要包括相位累加器和波形查找表（波形查找表由 FPGA外部的存储器实现）。 DDS技术将输出波形的一个完整周期的幅度值都顺序地存 放在波形存储器中，通过控制相位增量产生 频率、相位可控的波形。 数字频率合成器由相位累加器、加法器、波形存储 ROM、 D/A转换器和低通滤波器（ LPF）构成。如图 1.3所示。 滤波器单片机D / A 幅度控制正 弦 波 信号输出 AD / A 滤波器 幅度控制正 弦 波 信号输出 Bnts邵阳学院毕业设计 （ 论文 ） 4 图 1.3 DDS原理框图 其中 K为频率控制字、 P为相位控制字、 W为波形控制字、 cf 参考时钟频率， N为相位累加器的字长， D为 ROM数据位及 D/A转换器的字长。相位累加器在时钟 cf 的控制下以步长 K作累加，输出的 N位二进制码与相位控制字 P、波形控制字 W相加后作为波形 ROM的地址，对波形 ROM进行寻址，波形 ROM输出 D位的幅度 S(n)经 D/A转换器变成阶梯波 S(t)，再经过低通滤波器平滑后就可以得到合成的信号波形，合成的信号波形形状取决于波形 ROM存放的幅度码，因此用 DDS可以生成任意波形。 （ 1） 频率预置与调节电路 K被称为频率控制字，也叫相位增量。 DDS方程： 0 2 Ncf f K，0f为输出频率，cf为频率时钟。当 K=1时， DDS输出最 低频率（也即频率分辨率）为 2Ncf，而DDS的最大输出频率由 Nyquist采样定理决定，即 2cf，也就是说 K的最大值为21N 。因此，只要 N足够大 DDS可以得到很细的频率间隔。要改变 DDS的输出频率，只要改变频率控制字 K即可。 每来一个时钟脉冲cf，加法器将频率控制字 K与寄存器输出的累加相位数据相加，再把相加后的结果送至 寄存器的数据输入端。寄存器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器的输入端；以加法器在下一个时钟作用下继续与频率控制字进行相加。这样，相位累加器在时钟的作用下进行相位累加。当相位累加器加满量时就会产生一次溢出，完成一个周期的动作。 （ 2） 控制相位的加法器 通过改变相位控制字 P可以控制输出信号的相位参数。令相位加法器的字长为 N，当相位控制字有 0跃变到 P（ P 0）时，波形存储器的输入为相位累加器的输出与相位控制字 P之和，因而其输出的幅度编码相位 会增加2Np，从而使最后输出的信号产生相移。 频率控制字 K累加器 加法器 加法器 R O M D / A L P F相位控制字 P波形控制字 W参考信号 FEN 位 S ( n ) 位 S ( t ) 位nts邵阳学院毕业设计 （ 论文 ） 5 （ 3） 控制波形的加法器 通过改变波形控制字 W可以控制输出信号的波形。由于波形存储器中的不同波形是分块存储的，所以当波形控制字改变时，波形存储器的输入为改变相位后的地址与波形控制字 W（波形地址）之和，从而使最后输出的信号产生相移。 （ 4） 波形存储器 有相位累加器输出的数据作为波形存储器的详细地址，进行波形的相位 幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。 N位寻址 ROM相当于把0o 360o 的正弦信号离散成具有 2N 个样值的幅度以 D位二进制数值固化在 ROM中，按照地址的不同可以输出相应相位的正弦信号的幅值。 相位 幅度变换原理图如下图1.4所示： 图 1.4 相位 幅度变换原理图 （ 5） D/A转换器 D/A转换器的作用是把合成的正弦波数字量转换成模拟量。正弦幅度量化序列S(n)经 D/A转换后变成了包络为正弦波的阶梯波 S(t)。需要注意的是，频率合成器对D/A转 换器的分辨率有一定的要求， D/A转换器的分辨率越高，合成的正弦波 S(t)台阶数就越多，输出的波形的精度也就越高。 （ 6）低通滤波器 对 D/A 输出的阶梯波 S(t)进行频谱分析，可知 S(t)中除主频0f外，还存在分布在cf， 2cf.两边0f处的非谐波分量 ,幅值包络为辛格函数 .因此 ,为了取出主频0f,必须在 D/A 转换器的输出端接入截止频率为 /2cf的低通滤波器。 第 1.4 节 基于 FPGA 波形发生器设计方案 波形发生电路主要由时钟电路、 FPGA控制电路、 D/A转换电路、集成运放、低通滤波电路五部分组成 。 波形发生器可以被看成是数字波形合成器。波形数 用数字形式存储在 ROM当中，通过 D/A将一个数字量转换成模拟量。波形 转换速度是由控制地址发生器的时钟信号控制 。通过改变 ROM中的数字量来实现模拟信号 改变。 波形发生器可以 被看成是数字波形合成器。波形数据用数字形式存储在 ROM当nts邵阳学院毕业设计 （ 论文 ） 6 中，通过 D/A将一个数字量转换成模拟量。波形转换速度是由控制地址发生器的时钟控制的。通过改变 ROM中的数字量来实现模拟信号的改变。 地址发生器是指波形发生器的波形输出机制。地址发生器是 向 ROM送一定顺序的地址 数据 来实现的，每一个新的时钟到来时提供一个新的地址 (这里指采样时钟 )。最简单的地址发生器就是计数器。每来一个时钟计数器就加一 ， 直到加到计数器的最大值 为止 ，然后在从起始地址开始。如果把计数器的输出作为 ROM的地址输入，那么波形就会连续的输出了。 波形输出的频率直接由采样时钟频率来控制。这种以计数器为基础的地址发生器结构简单，缺点就是整个波形 ROM的内容都必须连续输出。 图 1.5 波形发生器的电路流程框图 地址 发生器如图 1.5所示。它允许计数器在任何地址处开始或终止，输出频率OUTF可用下式表示 :OUTF=CLKF (结束地址 -起始地址 )； 公式中CLKF为时钟 频率，这里假定计数器是逐个递增的，因此 ROM的每一个点都可以访问到。由送入地址依次读取数据，所以通过 DAC转换是离散的信号，这就是从集成运放输出的波形是由很多点组成的原因。 波形发生电路主要由时钟电路、 FPGA 控制电路、 D/A 转换电路、集成运放、低通滤波电路五部分组成 。 利用 FPGA 实现波形发生器的工作原理如下：时钟脉冲产生一个 50Mhz 的固有频率，送往 FPGA 目标芯片，波形数据 ROM 是由 FPGA中的 EAB 利用 LPM-ROM 实现，它所占的存储容量小，转换速度快， FPGA 中的波形发生控制电路向波形数据 ROM 发出 地址信号，当接受来自 FPGA 的地址信号后，将从数据线输出相应波形数据，地址变化的越快，输出数据的速度越快，然后通过 D/A 转换对数据进行处理。 在 FPGA 的顶层文件中，计数器通过 外来控制信号 和高速时钟信号向波形数据 ROM发送地址信号 , 输出波形的频率由发出地址信号的速度决定；波形数据 ROM中存有发生器的波形数据，当接受来自 FPGA 的地址信号后，将从数据线输出相应的波形数据。通过集成运放将 D/A 的输出电流转换成输出电压 ,输出电压信号通过低通滤波电路输出 ,从而得频率稳定的模拟信号在示波器上观察。 D/A转换器主要 采用 8位一体的 DAC0832， 由于输出波形的频率上限与 DA转换器件的转换速度有很重要的关系， 转换 的速度由 DA转换 周期为 1s所决定， 输入时钟脉冲 D / A 转换 滤波电路 波形输出集成运放计数器( 地址发生器 )波形数据存储器F P G Ants邵阳学院毕业设计 （ 论文 ） 7 电压为 +5V。负责将 ROM输出数据转换成模拟信号， DA转换的电流信号通过集成运放电路转换成电压信号，集成运放接 12V电压作 驱动低通滤波电路电压，模拟信号通过低通滤波后，可在示波器观察到光滑的正弦波。 综合上述方案 ， 采用 模拟电路的实现方法此方法的优点是电路结构简单，原理简单易懂，成本低廉，能基本生成正弦波。缺点是生成的波形单一，幅度和频率固定，生成的波形不能满足生产的需要，已 经逐渐被淘汰。 采用 基于 MCU 波形发生器设计方案 采用单片机编程实现正弦波。 此方案的优点是硬件电路简单，所用器件少，可相对容易地产生各种波形，在低频区基本上能实现所要求的功能；缺点是控制较复杂，精度不易满足，生成波形的频率范围小，特别是难以生成高频波形。 DDS 技术波形发生器 是 利用单片机作为控制芯片，由 MCU 产生频率控制字和相位控制字并送给 FPGA。这样，需要高速运行的电路均由 FPGA 实现，大大减轻了对 MCU 速度的要求。且输出信号频率切换时间短，输出信号频率稳定度高，输出信号的频率和相位可以快速程控切换，输出 相位可连续改变，可编程以及灵活性大的优点。此方案的缺点就是对硬件要求高，成本高等。 采用 FPGA 波形发生器设计方案 综合了方案三的所有优点，而且此方案用软件来实现方案三中用硬件实现的功能，具有简单易操作的优点也大大的降低了成本。由次可见，该方案更具有可行性，而且能很好地体现技术的先进性。 nts邵阳学院毕业设计 （ 论文 ） 8 第 2 章 基于 FPGA 波形发生器电路设计 第 2.1 节 波形发生器 电路原理 波形发生电路主要由时钟电路、 FPGA 控制电路、 D/A 转换电路、集成运放、低通滤波电路五部分组成。利用 FPGA 实现波形发生器的工作 原理如下：时钟脉冲产生一个 50Mhz 的固有频率，送往 FPGA 目标芯片，用 LPM-ROM 来存储 FPGA中的波形数据，它所占的存储容量小，转换速度快， FPGA 中的波形发生控制电路向波形数据 ROM发出地址信号，按照硬件描述 VHDL 语言输出的时序关系，从 数据线输出相应波形数据，地址变化的越快，输出数据的速度越快，然后通过 D/A 转换对数据进行处理。 D/A 负责将 ROM 输出数据转换成模拟信号， DA 转换的电流信号通过集成运放电路转换成电压信号，集成运放接 12V 电压作为驱动低通滤电路电压，模拟信号通过低通滤波后，可在示波器观 察到光滑的正弦波，电路原理图 2.1所示。 图 2.1 波形发生电路原理图 第 2.2 节 单元电路设计 2.2.1 D/A 电路设计 （ 1） D/A 转换电路 DAC0832 可编程数模转换器是一种常用的电流输出型的 8 位数模转换电路，本次设计采用这种 D/A 转换器。 DAC0832 在波形发生器 电路 如图 2.2所示 : / c s1/ C S2GND3D34D25D16D07D713D614D515D416GND10VR8V C C20X F E R17W R 218I O U T 212I O U T 111FB9U1D A C 0 8 3 2V C C+5+ 1 2- 1 25 . 1 K7.2K1 0 3I / O 2 439I / O 2 547I / O 2 648I / O 2 749I / O 2 850I / O 2 951I / O 3 052I / O 3 153CONF76T C K77T D O74TMS57STATUS55T D I15VCC4GND46CLK02U2E P F 1 0 K 1 01234U4T O - 1 2+512346578U3T L 0 8 2 1AOUT1 2 3 4 5678910HDR+5C1C20 .1 1.2K1K1K2 . 7 K1K1.5Knts邵阳学院毕业设计 （ 论文 ） 9 / c s1/ C S2GND3D34D25D16D07D713D614D515D416GND10VR8V C C20X F E R17W R 218I O U T 212I O U T 111FB9U1D A C0 8 3 25 1 P F12384T L 0 8 2 1 / 1V C C+5+ 12- 1 2OUT数据总路线图 2.2 DAC0832及外围电路 在图 2.2中， CS 、 1WR 、 2WR 、 XFER 均接地， ILE 接高电平。为了保证 电压幅度输出 ，选用了 TL0821 构成稳幅电路， TL0821 是一款低功耗、高速、宽带运算放大器，具有很强的大电流驱动能力。（实际电路测试表明，当负载为 100，输出电压峰值为 10V 时，带宽大于 500KHz，幅度变化小于 1。）稳幅电路主要是将DAC0832 的输出电流转变为输出电压，为滤波电路提供电压信号。 （ 2） D/A 转换原理 本次设计采用的是 DAC0832 可编程转换器， 与 DAC0809 模数转换器的 100s模数转换速度相比， DAC0832 数模 转换器的输出电流建立时间只需 1s。 因此，在可编程 DAC0832 数模转换器上没有设计转换完成查询标志或转换完成中断请求输出信号，不能够采用查询等待方式或者中断响应方式启动 DAC0832 数模转换器的数模转换过程，只能够使用直接控制方式启动 DAC0832 数模转换器的数模转换操作。 DAC0832 的内部结构图如图 2.3所示 图 2.3 DAC0832的内部结构图 下面详细介绍在本设计中应用到的 8 位数据宽度的 DCA0832 转换器内部结构与引脚功能。 输入锁存器( 8 )7D0D7Q0QDAC寄存器( 8 )DAC寄存器( 8 )7DI0DIL I ECS1WR2WRCCVDGNDAGNDREFU1O U TI2OUTIFBR2LE1LEnts邵阳学院毕业设计 （ 论文 ） 10 DAC0832 的内部有三部分组成，“ 8 位输入寄存器”用 于存放 CPU 送来的数字量，使输入数字量得到缓冲和锁存，由 LEI 加以控制。“ 8 位 DAC 寄存器”用于存放待转换数字量，由 2LE 控制。“ 8位 D/A 转换电路”由 8位 T形电阻网和电子开关组成，电子开关受“ 8 位 DAC 寄存器”输出控制， T 形电阻网能输出和数字量成正比的模拟电流。所以说， DAC0832 需要外接集成运放才能将电流转变成输出电压。“ 8 位输出寄存器”和“ 8 位 DAC 寄存器”用以实现两次缓冲，这样可以提高转换速 。 （ 3） 工作方式 由于 DAC0832 内部有两级缓冲寄存器，所以有三种工作方式可供选择： 直通工作方式 1WR 、 2WR 、 XFER 及 CS 接低电平， ILE 接高电平。即不用写信号控制，外部输入数据直通内部 8 位 D/A 转换器的数据输入端。 单缓冲工作方式 2WR 、 XFER 接低电平，使 8 位 DAC 寄存器处于直通状态，输入数据经过 8 位输入寄存器缓冲控制后直接进入 D/A 转换器。 双缓冲工作方式 两个寄存器均处于受控状态，输入数据要经过两个寄存器缓冲控制后才进入 D/A 转换器。这种工作方式可以用来实现多片 D/A 转换器的同步输出。 （ 4） 引脚功能 DAC 是由双缓冲寄存器和 R-2R 梯形 D/A 转换器组成的 CMOS 8 位 DAC芯片。采用 DAC0832 采用 20 脚双列直插式封装，与 TTL 电平兼容。对应的引脚功 能如图 2.4所示 : 图 2.4 DAC0832 引脚排列图 数字量输入线70DIDI常和 CPU 数据总路线相连，用于输入 CPU 送来的待转换数字量。 DAC 引脚功能说明 如表 2-1所示 : 12345678910 11121314151617181920CS1WR3DI2DI1DI 0L S B D I4DI5DI6DI 7D I M S BAGNDDNGDr e fUFBRO U T 1IO U T 2ICCV2WRX F E RI E Lnts邵阳学院毕业设计 （ 论文 ） 11 表 2-1 DAC 引脚功能 引脚 功能说明 70 DD 信号输入端 1WR 写信号 1,低电平有效 1OUTI,2OUTIDAC电流输出端 2WR 写信号 2,低电平有效 XFER 传送控制信号 ,低电平有效 FBR 反馈电阻 ,是集成在片外的外接反馈电阻 REFU 基准电压 (-10+10V) CCV电压源 (+5+15V) AGND 模拟地 DGND 数字地 ILE 输入寄存器允许 ,高电平有效 控制线： CS 为片选线， ILE 为允许数字量输入线， XFER 为传 送控制输入线，1WR 、 2WR 为两条写命令输入线， 1WR 用于控制数字量输入到输入寄存器，当 ILE、CS 、 1WR 均有效时，可将数据写入 8 位输入寄存器。 2WR 用于控制转换时间，当 2WR有效时，在 XFER 为传送控制信号作用下，可将锁存输入寄存器的 8 位数据送到 DAC寄存器。 1WR 和 2WR 的脉冲宽度要求不小于 500ns。 输出线： FBR 为集成运放的反馈线，常常接到集成运放的输出端。1OUTI和2OUTI为两条模拟电流输出线。1OUTI+2OUTI为 一常数，若输入数 字 全为“ 1”时，则1OUTI取最大值，2OUTI取最小值；若输入全为“ 0”时，1OUTI取最小值，2OUTI取最大值。 电源线：ccV为电源输入线，可在 +5 +15V 范围内选择。refU为参考电压，一般在 -0 +10V范围，由稳压电源提供。 DGND 为数字量地线， AGND 为模 拟量地线。 （ 5） 转换公式 为了将模拟电流转换成模拟电压，需把 DAC0832 的两个输出端1OUTI和2OUTI分别接到运算放大器的两个输入端上，经过一级运放得到单级性输出电压1AU。 D/A 转换单级性输出电路图如图 2.2所示，该电路为 8位数字量70 DD 经 D/A 转换器转换为单级性电压输出。 转换公式如下： 一级运放的输出电压：1 82A R E F DUV （ 2-1） D为数字量的十进制数，即 7 6 1 07 6 1 02 2 . . . 2 2D D D D D nts邵阳学院毕业设计 （ 论文 ） 12 当REFV=5V时， DAC0832 的转换表如表 2-2所示。 表 2-2 DAC0832 转换表 参考 电压 输入数据 输出电压 二进制 十进制 十六进制 单级性输出 REFV7D6DREFV7D6DREFV7D6DREFV7D6D+5V 0 0 +5V 0 0 +5V 0 0 +5V 0 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 2.2.2 滤波电路设计 滤波器是一种能使有用信号频率通过，同时抑制无用频率成分的电路，广泛应用于电子、电气、通信、计算机等领域的信号处理电路中。滤波器的种类很多，在本次设计中用到集成有源滤波器。集成有源滤波器是由集成运放和电阻电容等器件组成的。随着电子技术 、集成电路技术的迅速发展，集成有源滤波器在许多领域得到广泛应用。 图 2.5 滤波电路 在本次设计中，我们要滤除的频率分 量主要是 D/A转换器所产生的高频分量，与我们所要保留的信号频率相差很远，因此相对来说，滤波器在通带内的平坦程度对我们来说比其衰减陡度更为重要，本次设计选择一阶低通滤波器电路。一阶低通滤波包含一个 RC 电路。一阶低通滤波电路 如图 2.5所示 ，且该滤波电路是反相放大器。 （ 2）滤波电路参数计算 该滤波电路是反相放大器，其传递函数为： G（ S） = sU sUi0=- 11 IsZ IsZ ff=-fff RsCRR 111=cwsG10 (2-2) 上式 (2-2)中，10 RRG f 为零频增益， cw =ffCR1 为截止角频率。 其频率特性为： cwwjGjwG10(2-3) 765T L 0 8 2 1 /2R1 5 . 1 K AOUTR2 7 . 2 K1 0 3U i nnts邵阳学院毕业设计 （ 论文 ） 13 幅频特性为： 201 cGG (2-4) 相频特性为： cw a rc ta n(2-5) 已知截止频率0f，先确定 R 的值，然后根据cw=ffCR1 ， 1f fcC Rw，得出电容的值， 由电容值求 得 电阻值。滤波信号是从运算放大器的同相端输入的，所以应该选用共模输入范围 较大的运算放大器。运算放大器的增 益带宽 应满足0od upA A f，取 100od upAA。 由式 (2-4)的幅频特性，可得到图 (2-2)一阶低通滤波器的幅 频特性曲线，由图 (2-3)所示的幅频特性曲线可知，一阶低通滤波器的缺点是 :阻带特性衰减太慢，一般为 -20dB/10out，所以这种电路只适用于对滤波特性要求不高的场合。只适合于低频信号。 2.2.3 时钟电路设计 时钟输入是波形发生器必不可少的一部分， 它能为 FPGA 提供时钟脉冲信号，考虑到 EDA 开发系统时钟输入的重要性，一个是 50MHz 的有源晶振作为时钟信号源输入，主要用于输入大的时钟信号，为波形发生器提供基准的时钟脉冲输入。 有源晶振的驱动能力强，晶振频率比较大，能达到几百兆 Hz，采用有源晶振作为时钟源可以使电路的时钟扩大。 图 2.6 有源晶振电路 HO-12 系 列 的 有 源 晶 振 采 用 TTL/HCMOS 技术，频率范围是1000Hz-1000MHz，这里我们采用的是 50MHz 的有源晶振。有源晶振电路连接如图 2.6 所示： 1 32 4U 5HO - 12CLKVCCnts邵阳学院毕业设计 （ 论文 ） 14 2.2.4 下载 电路设计 电可擦除编程工艺的优点是编程后信息不会因掉点 而丢失，但编程的次数有限，编程的速度不快。对于 SRAM 型 FPGA 来说，可反复进行配置，在加电时可随时更改逻辑，但掉点后芯片中的信息丢失，每次上电时，必须重新载入信息，下载信息的保密性也不如前者。 CPLD 编程和 FPGA 配置可以使用专用的编程设备，也可以使用下载电缆。如 ALTERA 的 ByteBlaster（ MV） 并行下载电缆，连接 PC 机的并行打印口和需要编程或配置的器件，并与 MAX+PlusII 配合可以对 ALTERA 公司的多种 CPLD、 FPGA 进行配置或编程。 ByteBlaster（ MV） 下载电缆与 ALTERA器件的接口一般是 10 芯的接口，其中 ByteBlaster（ MV） 与计算机并口连接。 MV即混合电压的意思。引脚对应关系如图 2.7 所示， 10 芯连接信号如表 2-3 所示。 图 2.7 10芯片下载口 表 2-3 10 芯接口各引脚信号名称 模式 1 2 3 4 5 6 7 8 9 10 PS DCK GND CONF_DONE VCC nCONFIG _ nSTATUS _ DATA0 GND 用 Altera 的 ByteBlaster（ MV） 并行下载电缆，连接 PC 机的并行打印机口和需要编程的器件，在线 配置 FPGA，调试非常的方便。 基于 SRAM LUT 的 FPGA器件，由于是易失性器件，以 ICR（ In-Circuit Reconfigurability） 即在线可重配置方式代替在线系统可编程 （ ISP） 。 电路可重配置是指允许在器件已经配置好的情况下进行重新配置，以改变电路逻辑结构和功能。在利用 FPGA 进行设计时可以移用 FPGA 的 ICR 特性，通过连接 PC 机的下载电缆快速地下载设计文件至 FPGA进行硬件验证。 PS 被动串行模式（ MSEL1=0、 MSEL0=0）， PPS 被动并行同步模式 （ MSEL1=1、 MSEL0=0） ， PSA 被动串行异步模式（ MSEL1=1、 MSEL0=0），PPA 被动并行异步模式 （ MSEL1=1、 MSEL0=1）， JTAG 模式 （ MSEL1=0、MSEL0=0） 。 FPGA 芯片 PS 模式配置电路如图 2.8 所示 1 3 5 7 92 4 6 8 10nts邵阳学院毕业设计 （ 论文 ） 15 图 2.8 ByteBlaster（ MV）配置 FPGA 第 2.3 节 芯片 简介 2.3.1 FLEX10K 组成及特点 FLEX10K主要由嵌入式阵列块、逻辑阵列块、快速通道 （ FastTrack） 和 I/O单元四部分组成。其中逻辑阵列块由多个逻辑单元构成。 FLEX10K系列采用重复可构造的 CMOS SRAM工艺，把连续的快速通道互连与独特的嵌入式阵列结构相组合，同时也结合了众多可编程器件的有点来完成普通门阵列的宏功能。每个 FLEX 10K器件包括一个嵌入式阵列和一个逻辑阵列，它能让设计人员轻松地开发出存储器、数字信号处理器以及特殊逻辑等强大功能于一身的芯片。 该 芯片具有的多电压功能可以全面支持以不同电压工作的产品。 FLEX10K10主要特点如下： （ 1） 它是工业世界的第一种嵌入式可编程逻辑器件，提供了在单个器件中的系统集成，具有实现宏函数的嵌入式阵列和实现普 通功能的逻辑阵列； （ 2） 高密度，它具有 10000 150000个可用门，高达 40960位内部 RAM； （ 3） 系统支持多电压 IO 接口； （ 4） 低功耗，系统维持状态小于 0.5mA； （ 5） 灵活的内部连接，快速、可预测连线延时的快速通道连续式分布结构； （ 6） 增强功能的 IO 引脚，每个引脚都有一个独立的三台输出使能控制和每个IO 引脚都有漏极开路选择； （ 6） 具有快速建立实践和时钟到输出延时外部寄存器。 CONF _ DONEnSTATUSD C L KMSEL 0V C C V C CF L E X 10 K 系列器件V C CGNDGNDB y t e B l a s t e r10 芯接口引脚 1MSEL 1nCONFIGDATAnCEGNDV C CV C C V C Cnts邵阳学院毕业设计 （ 论文 ） 16 2.3.1 FLEX10K 引脚简介 （ 2） EPF10K10 有 84I/O 口，其丰富的 IO 资源，适用于速度要求高或 需要较多的 I/O 引脚电路或系统中适用。其 I/O 引脚能够兼容 5V 3.3V 2.5V 等接口标准，具体的 IO 引脚与对应的引脚序号如表 2-4所示： 表 2-4 I/O 引脚对应的引脚序号 引脚名称 引脚编号 引脚名称 引脚编号 引脚名称 引脚编号 引脚名称 引脚编号 I/O7 16 I/O17 28 I/O27 49 I/O37 62 I/O8 17 I/O18 29 I/O28 50 I/O38 64 I/O9 18 I/O19 30 I/O29 51 I/O39 65 I/O10 19 I/O20 35 I/O30 52 I/O40 66 I/O11 21 I/O21 36 I/O31 53 I/O41 67 I/O12 22 I/O22 37 I/O32 54 I/O43 71 I/O13 23 I/O23 38 I/O33 58 I/O44 72 I/O14 24 I/O24 39 I/O34 59 I/O15 25 I/O25 47 I/O35 60 I/O16 27 I/O26 48 I/O36 61 FLEX 10K10 主要 由 84 个 引脚 组成 ， 各 引脚 对应的引脚名 如 图 2.9所 示 ： 图 2.9 FLEX 10K10芯片 I / O 3 254n S T A T U S55n T R S T56T M S57I / O 3 358I / O 3 459I / O 3 560I / O 3 661I / O 3 762V C C I N T63I / O 3 864I / O 3 965I / O 4 066I / O 4 167G N D I N T68I N T I _ D O N E69I / O 4 2 / R D Y n B S Y70I / O 4 371I / O 4 472I / O 4 5 / C L K U S R73T D O74nCEO75CONF76TCK77I/O46/nCS78I/O47/CS79I/O48/nWS80I/O49/nRS81GNDINT82DEV_OE83IN484GCLCK11IN12DEV_OE3VCCINT4I/O0/DATA75I/O1/DATA66I/O2/DATA57I/O3/DATA48I/O4/DATA39I/O5/DATA210I/O6/DATA111D A T A 012D C L K13n C E14T D I15I / O 716I / O 817I / O 918I / O 1 019V C C I N T20I / O 1 121I / O 1 222I / O 1 323I / O 1 424I / O 1 525G N D I N T26I / O 1 627I / O 1 728I / O 1 829I / O 1 930M S E L 031M S E L 132VCCINT33nCONFIG34I/O2035I/O2136I/O2237I/O2338I/O2439VCCINT40GNDINT41IN242GCLK243IN344VCCINT45GNDINT46I/O2547I/O2648I/O2749I/O2850I/O2951I/O3052I/O3153A L T E R AE P F 1 0 K 1 0 L C8 4F L E X8 4 - P I N P L CC nts邵阳学院毕业设计 （ 论文 ） 17 （ 3） FPGA 的配置有多种方式，每种配置方式是由 FPGA芯片上特殊功能引脚决定的， FPGA 配置引脚功能如下： MSEL0、 MSEL1：输入， （ 0， 0）为串行 配置 或使用 配置 器件模式；（ 1， 0）为并行同步模式；（ 1， 1）为并行异步模式。 nSTATUS： 双向集电极开路，上电后被器件拉低，在 5uS之内，被器件释放，（当使用一个专用配置器件时，专用加载器件将控制这个脚为低长达 200ms。）这个管脚必须通过一个 1K电阻上拉到 VCCIO； 如果在配置过程中，如有错误发生，本管脚被器件拉；如果在配置或初始化过程中，有一个外部的信号源驱动本管脚为低，则器件进入一个错误的状态；在配置或初始化之后，驱动本管脚为低，不会影响器件。但是，如果使用专用配置器件，驱动本管脚低将引起配置器件试图去配置 FLEX 器件。 nCONFIG：输入，配置控制引脚，由 0-1的跳变开始配置，由 1-0跳变则复位器件；当设定本管脚为 0时，所有 I/O为三态。 CONF_DONE：双向集电极开路，状态输出：在配置之前和配置过程中，器件驱动本管脚为 0，一旦所有配置数据都被接收并没有错 误发生，则初始化时钟周期开始时器件释放本管脚；状态输入：在所有数据被接收后，本管脚为高电平，器件初始化，然后进入用户模式；本管脚必须通过一个 1K的电阻上拉到 VCCIO外部的信号源可以驱动本管脚为低，来延迟初始化的过程，当使用一个配置器件进行配置除外，在配置以及初始化之后，驱动本管脚为低， 不影响配置器件。 DCLK：输入，时钟输入，用于从一个外部信号源输入时钟数据进入器件，在串行异步模式或并行异步模式配置中 , DCLK应当被拉高，不能悬空。 nCE：输入，低有效芯片使能，本管脚使用低电平使能器件来允许配置， 对于单芯片配置应当被固定为低电平，在配置以及初始化过程和用户模式，本管脚必须固定为低电平；在级联时 ,第一片的 nCE接地，前一片的 nCEO接后一片的 nCE。 nCEO：输出，当设备配置完成后被驱动为低电平。在多器件配置过程中，这个管脚用来连接后面器件的 nCE引脚，最后一片的 nCEO悬空。 nRS：输入， 读选通输入：对于 APEX II、 Mercury、 ACEX 1K、 APEX 20K 和 FLEX 10K器件低电平表示在 DATA7引脚输出的是 RDYnBSY信号；对于 FLEX 6000 器件，低电平表示在 DATA引脚输出的是 RDYnBSY信号，如果 nRS 管脚没有使用，应该被固定连接到高电平。 RDYnBSY： 输出，忙闲信号：高电平表示器件准备好来存取另外字节的数据；高电平表示器件没有准备好接收另外字节的数据。 nts邵阳学院毕业设计 （ 论文 ） 18 nCS、 CS：输入， 片选择信号： nCS为低电平且 CS为高电平器件被使能可以进行配置，如果只有一个芯片选择输入被使用，那么另外一个必须被激活，在配置和初始化的过程中， nCS和 CS管脚必须被处于有效状态。 CLKUSR：输入， 可选的用户时钟输入信号：用在初始化过程中； （注：在 初始化过程中可以继续使用配置 数据用的 DCLK，或者切换到用 CLKUSR）。 DATA7.1： 数据输入：并行的字节流数据通过 DATA7.1与 DATA0输入器件。 DATA0：输入， 数据输入：在串行配置模式下比特流数据通过 DATA0写入器件。 DATA7：输出， 在 FPGA配置方式， DATA的数据是被 RDYnBSY信号通过电平触发方式在 nRS信号已经被锁存之后写入。 INIT_DONE： 输出集电极开路，状态管脚：可以被用来指示器件已经被初始化或者已经进入用户模式；在配置过程中 INIT_DONE 引脚保持低电平，在初始化之前和之后 ， INIT_DONE引脚被释放，被上拉到 VCCIO通过一个外部上拉电阻，因为 INIT_DONE在配置之前是三态，所以被外部的上拉电阻拉到高电平。因此监控电路必须能够检测一个 0-1的跳变信号。 DEV_OE：输入， 此管脚需要在编译设置中设定才能实现第一功能，缺损是第二功能；当本引脚被拉低，所有 I/O都是三态。当本引脚被拉高，所有 I/O在正常的程序控制状态。 nts邵阳学院毕业设计 （ 论文 ） 19 第 3 章 基于 FPGA 波形发生器的 VHDL 实现 完整的波形发生器由三部分组成：由计数器构成的地址信号发生器、波形数据ROM 和 D/A。 在 FPGA 的顶层文件中，计数器通过外来的控制信号和高速时钟信号向波形数据 ROM 发出地址信号，输出波形的频率由发出的地址信号速度决定；固定 频率扫描出地址时，输出波形是固定频率，而当以周期性变 化 方式扫描输出地址时，则输出波形为扫描信号。波形数据 ROM 中存有发生器的波形数据。基于 FPGA波形发生器的 VHDL 的实现经过以下几个过程，首先利用 MATLAB 软件编写波形查找表程序生成波形查找表获得波形数据，利用 MAX+plus 软件依次 建立波形数据文件 存储 在 FPGA 的 ROM 内，再用 VHDL 语言 进行顶层文件的描述， 经过编译 、仿真、下载和测试即可以得到波形了。 以 正弦 波实现为例 ,从波形数据生成到波形实现的全过程进行论述与说明。 利用 MATLAB 软件编写 正弦 波形查找表程序 ，输入不同的采样点 、 幅值 在MATLAB 软件运行环境下进行程序编译，从而生成波形查找表获取不同的波形数据，下面选用 64个点 、 幅值为 1与 1024个点 、 幅值为 1的波形进行观察与对比。 图 3.1.1 64采样点的波形图 图 3.1.2 1024个采样点的波形图 如图 3.1.1 和图 3.1.2 为 MATLAB 仿