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机械机电毕业设计论文

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毕业设计17基于单片机和EDA技术的逻辑分析仪设计(修改稿),机械机电毕业设计论文

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1 基于单片机和 EDA 技术的逻辑分析仪设计 夏新恩 1 洪远泉 2 (1.韶关学院计算机科学系，广东韶关 512005； 2.韶关学院实验中心 ) 摘要 ： 本设计 采 用 单片机控制 8 路逻辑信号电平采集； 采用 EDA 技术设计的 CPLD 芯片处理逻辑信号，控制点阵扫描 和 分析结果在示波器上显示；单片机和 CPLD 间采用中断方式交换数据 。 该设计具有 1、 3 级触发方式，触发字位置 和 浮动时标线显示 等功能 ,以及 友好操作界面和波形稳定 显示等 特点 ，并 拓宽示波器使用功能 。 关键字： 点阵扫描 控制 ；逻辑分析； CPLD； VHDL 编程 The design of the logical analysis apparatus of one-chip microcomputer and the EDAs technology baseding on Xia Xinen1 , Hong yuanquan2 (1.Dept. of Computer Science and Technology, Guangdong Shaoguan University , Shaoguan 512005 2.The experiment center, Guangdong Shaoguan University ) 【 Abstract】 This design uses the one-chip microcomputer to be controlled gathering of logical signal levels of 8 tunnels, Use CPLDs chip of EDAs technical design to the logic signal processing and Control scanning to the lattice signal and The result of display analysis on the oscillograph , Use the interrupt mode exchange data between one-chip microcomputer and CPLD. this design has 1 and 3 grade of method of activation , trigger word seat display and time to be marked thread display etc. merit ability， As well as friendly operation interface and waveform stabilization what shows etc. characteristic , And widen the oscillograph use merit ability . 【 Key words】 The lattice scanning control; The logical analysis; CPLD; VHDLs programming 1 引言 逻辑分析仪 是 数字 电路调试和信 号分析 中 不可缺少的工具 。 本设计 参照“ 2003 年全国大学生电子设计竞赛”的题目， 用 双踪信号 示波器 作为 逻辑分析结果显示设备 ； 用单片机控制逻辑信号采集和逻辑分析仪的各项功能操作 ； 用 EDA（电子设计自动化） 技术设计的 CPLD（复杂可编程逻辑器件） 芯片处理逻辑信号，控制逻辑分析结果波形的点阵扫描 ； 达到 一般逻辑分析仪应有的功能和指标 1。本 设计的 逻辑分析仪特点是性能稳定、成本低 ， 并拓宽了示波器使用功能。 2 总体结构及 各 硬件设计 逻辑信号分析的 总体结构 如图 1 所示； 其中逻辑分析仪由 8 路逻辑信号检测电路、 单片机系统 和 CPLD 点阵 扫描 控制电路构成。 逻辑分析仪能接受 8 路逻辑信号 (D7D0)和位传送时钟信号 (B-CLK)；其接受的逻辑信号形式如图 2 所示。 逻 辑 信 号发 生 器8 选 1模 拟 开 关( C D 4 0 5 1 )A D 转 换( M A X 7 8 2 0 )8 路 逻 辑信 号采 集 数 据 输 入单 片 机( A T 8 9 C 5 1 )液 晶 显 示( L C D 模 块 )4 * 4 键 盘采 样 字 节 输 出C P L D 可 编 程 逻 辑 器 件( E P M 7 1 2 8 S L C 8 4 - 7 )双 通 道 D A 转 换( M A X 5 1 0 2 )信 号 放 大双 踪 示 波 器扫描数据单 片 机 系 统C P L D 点 阵扫 描 控 制逻 辑 信 号 检 测图 1 逻 辑 分 析 总 体 结 构 图读 控 制转 换 结 束写 控 制输 出 中 断位 传 送 时 钟 中 断模 拟 信 号通道选择锁存轴轴轴路 选D7 D6 D5 D4 D3 D2 D1 D0 B - CLK 图 2 8 路 逻 辑 信 号 循 环 序 列 101 00000 逻辑分析仪各 部分解释如下： 2.1 逻辑信号检测 8 路逻辑信号检测部分由 8 选 1 采样模拟开关（ CD4051）和 模数 转换器 ADC（ MAX7820）组成，如图 3 所示。为了适应较宽范围（ 0.254V）逻辑信号门限电压（逻辑 1 的电压） 的输入，对逻辑信号 电平 采用模拟信号采样， 当 AD 转换获得逻辑信号电平的数字量（ A/D-DATA） 大于门限电压对应的数字量时，确定为逻辑 1。由于分时检测 8 路逻辑信号（ D7D0） ，要求采样开关速度和 AD 转换速度要 远远 大于逻辑信号位传送速度 ； 当位传送时钟信号到来时，才能保证 8 路逻辑信号每 1 路采样 点 在 靠近位的中间 位置 ，从而得到可靠的电平数字量。 本设计的 CD4051 从地址选通（ CH-SELECT）到数据输出时间 约 500ns， MAX7820 转换一路信号所需的时间约 3ns，采集处理 8 路 逻辑 信号各位（ 1 个字节）所需时间约 5us。若修改稿 稿件 编号 :42982 nts 2 8 路逻辑信号每位采样点在位中间的 三 分之 一 区，则逻辑信号的位宽 约 为 15us，因此本 设计的逻辑分析仪可对 66kHz 以下 波特率的 8 路信号进行 逻辑 分析。 2.3 单片机系统 单片机系统 2由单片机（ AT89C51）、 点阵 液晶显示 模块 和 44 键盘 三部分 组成 ， 其示意图见 图 1 的“单片机系统”部分 。 单片机的 P0 口在不同的时间段分别用于显示数据输出，逻辑信号采样数据输 入 ，采样字节输出的 数据 传送； P1、 P3 口用于逻辑信号检测 （见图 3引脚标注） 、 CPLD 点阵扫描控制 （见图 4 引脚标注）和液晶显示模块的操作控制； P2 口用于 44 键盘扫描及按键信息接受。 单片机系统的 键盘和显示部分用于完成 1、 3 级触发方式，1 级、 3 级触发字， 16 级门限电压选择，数据采集区的前、中、后显示页面（ 16 字节） 选择 ，时间线位置等参数 的 设定和显示 ，以 及相关功能操作。 2.4 CPLD 点阵 扫描 控制 CPLD 点阵 扫描 控制部分由可编程逻辑阵列 （ CPLD）、 数 模转换器 （ DAC）和 X、 Y、Z 轴扫描信号放大电路组成 ， 并在 CPLD 控制下工作；其电路 如图 4 所示 。 CPLD 向 通过输出中断 CPLD-INT 请求 （ 单片机的 INT0）从单片机系统获得采样字节；对每个采样字节按顺序进行 8 路逻辑信号位波形（或时标线）的点阵扫描的信息处理，并控制数模转换（ DAC）、信号放大、信号扫描显示和回扫信号消隐处理。在处理一个页面（ 1/3数据区） 16 个采样字节后，重复处理过程。 CPLD 内部由 计数器链（ 2 分频器，点、位、字节计数器）、 数据接收器、 X 轴 位边界 定位器 、 加法器、 Y 轴定位输出器、 2 选 1 多路 器 、 消隐 控制器 等 部分组成 ，如图 5 所示。 CPLD外部引脚 CLK(CPLD-CLK)、 EN(使能 )、 TR(信息类型控制 )、 DI70 (CPLD-DATA)、 CP(锁存 )、 -INT(CPLD-INT)分别连逻辑分析仪单片机的 ALE、 P1.7、 P3.1、 P007、 P3.0、 P3.2nts 3 引脚（见图 4 的引脚标注）； -WR、 A0(通道选择 )、 DO70分别连 DAC 的 -WR、 A0、 D70引脚； Zout 连信号放大器的 Z 轴输入端。 CPLD 工作原理说明如下： 消 隐控 制C PT RD I 7 0 2 分 频 器C L KA 0YX cC L K 1Z o u tD O 7 0 I N TE N图 5 C P L D 的 内 部 结 构XX 1B i t CB y t e CD I 4 0 位 计 数 器Y 轴定 位输 出加法器2选1多路器D I 7 0 W R3448888点 计 数 器字 节 计 数 器Z 3Z 2Z 184数 据 接 收 器 轴位 边界 定位 器8开机后， CPLD 内部复位 ， EN=0， CPLD 处于 保持状态。 1 数据 传送 首先设置 EN=0， CPLD 处于 保持 ； 然后， CP 的上升沿，将外部数据送入数据接收器 ； 设置 TR=0， 传送 8 路信号 采样字节 ； TR=1，传送触发字 或时标线 位置的 4位编码（给出 16 个位置 信息 ） 。 传送 数据后， 设置 EN=1， CPLD工作。 2 逻辑 信号 扫描 在 EN=1,TR=0 前提下，外部时钟 CLK 的上升沿驱动 计数器链工作 。字节 计数器 （ 采样字节计数 ） 值 ByteC经过 X 轴位边界定位器处理后的值 X1（ X1=ByteC*10H）与 点计数器 （ 位内点计数 ） 值 Xc 再 经过 加法器 处理，产生 当前扫描点 X 轴 数字量X=X1+Xc=ByteC*10H+Xc。 位计数器（采样字节各位计数）值 BitC 和数据接收器（存放采样字节）值 DI7 0经过 轴定位输出器处理，产生当前扫描点 轴数字量 的 Y 有两种：当 DIBitC=0， Y=0E0H-(BitC*20H)+05H； 当 DIBitC=1， Y=0E0H-(BitC*20H)+15H。 在A0正 (A0=1)、 负 (A0=0)状态 对 2选 1多路器的 驱动下， 分时 将 Y、 X送到 DO7 0总线上；以此 同时， 在 两个 -WR(-CLK)的上升沿（ A0正 、 负半个周期的中间） 驱动下，将送到 DO70总线上的 Y和 X分别写入 数模转换器 DAC的两个通道。 位计数器值 BitC=7 时，表示一个采样字节处理完， CPLD 发出 传送下一个字节的 中断 请求 -INT。 逻辑分析仪单片机收到中断请求后， 进行一次数据 传送 处理。 3 触发字和 时间线 位置 扫描 在 EN=1前提下， TR=1将 数据接收器 DI3 （位置信息）送入字节计数器，并控制点计数器值 Xc=0， 经过 X 轴位边界定位器和加法器处理 后 ，产生扫描点 X 轴数字量 X=X1+Xc=DI3 *10H+0； 同时 TR=1 控制 Y 轴定位输出器 的 值 Y按计数方式工作，在 CLK1驱动下，输出 Y=00 0FFH的计数值，在示波器屏上显示竖线，表示触发字 或 时间线 位置。 当 Y=0FFH 时，表示位置信息扫描完毕，发出传送下一个字节的中断请求信号。 4 消隐 处理 在 Xc=0FH， 即 开始下 1 路 时钟位各点扫描时，点 计数器 输 出 Z1=1；在BitC=7， 即 开始 8 路信号下 一 组各时钟位 (下 一 个采样字节 )扫描时， Y 轴定位输出器 输 出Z2=1； 在 Y=OFFH， 即 触发字和 时间线 位置 扫描 结束时 ， Y 轴定位输出器 输 出 Z2=1；在 A0=1时，为了消除当前 传送的 Y 轴数字量 与 前一次 X 轴数字量产生的干扰扫描点， 2分频器 输 出的 A0 使 Z3=1； Z1、 Z2、 Z3 信号经过 消隐 控制器 （或非门 电路 ）处理，使 Zout 为低电平，经反相放大器处理 后 ，向示波器 Z 轴输出 +12V电压，以消除回扫线 和 干扰点。 双踪 信号 示波器调整到 X-Y 工作 方式，探头 Y1为 X轴输入，探头 Y2为 Y 轴输入，显像管电子枪控制端为 Z 轴输入。 CPLD输出的 X、 Y 轴 数字量 X、 Y经过数模转换和放大 处理 后，产生示波器 X、 Y轴 扫描的 模拟 信号 ，在示波器屏上显示 8 路逻辑信号 。 CPLD 输出的 Zout信号经放大后，控制示波器的 Z 轴 ， 以 消隐 回扫线 和干扰点 ， 使 8 路逻辑信号 更 清晰的显示 。 3 软件设计 软件设计 部分 有逻辑信号检测 及 数据采集 处理、 键盘显示扫描处理、 采样字节 输出处理和 CPLD 内部 结构设计 VHDL（硬件描述语言） 编程 四 部分。 本文主要 介绍逻辑信号检测nts 4 及 数据采集 处理 和 CPLD 结构设计 VHDL 编程部分 。 3.1 逻 辑信号检测 及 数据采集 处理 逻辑信号检测及 数据采集 处理 是 通过单片机的 INT1 中断服务程序来完成。 其中 1 级触发字逻辑信号检测中断服务程序 和 数据采集 处理子程序 流程如图 6、图 7 所示。 当各项参数设定后，按“确认键”保存参数，并打开逻辑信号检测中断（ INT1），关闭采样字节输出中断（ INT0）。每次逻辑信号发生器的位传送时钟 (B-CLK)触发一次逻辑信号检测中断服务程序的执行，每次服务程序执行要进行 8 次路选和 8 次 AD 转换启动，并分别检测转换结束状态和读取转换结果。每次逻辑信号检测中断 服务 ， 要调用 8 路 逻辑信号 数据采集处 理子程序，将 8 路信号 状态转换成 1 个采样字节，并存入采样数据区。当数据区存满后，关闭逻辑信号检测中断，打开采样字节输出中断，等待 CPLD 输出 中断 请求 (CLPD-INT)。 8 路 逻 辑 信 号 数 据 采 集 处 理逻 辑 信 号 检 测 中 断（ I N T 1 下 降 沿 触 发 ）采 集 字 节 存 数 据 区数 据 区 地 址 指 针 增 1触 发 标 志 = 1 ?采 样 字 节 = 触 发 字 ? 2 / 3 数 据 区 存 满 ?触 发 标 志 门 限 电 压数 字 量 ?X 第 i 位 置 1i 7 ?返 回NYYNNY图 6 逻 辑 信 号 检 测 中 断 处 理 流 程 图图 7 数 据 采 集 处 理 子 程 序 流 程 图1 / 3 数 据 区 存 满 ?YNCPLD 点阵扫描控制电路在每次输出 8 路 1 位信号波形后，向单片机系统发出采样字节输出中断；对每次采样字节输出中断的服务，单片机要对 CPLD 进行一次采样字节输出及写操作控制。输出的采样字节有波形数据、触发字和时标线位置三种数据类型。 3.2 CPLD 结构设计 的 VHDL 编程 CPLD 内部 结构各部分 设计 采用 硬件描述语言 VHDL 编程 来实现 3。由于 篇幅 所限，仅给出部分 设计 的 编程 及解释说明 。 1 点计数器设计 的 编程 if TR=0 then - TR=0 时， 逻辑 信号时钟位的扫描 点计数 。 if f=0 then - f 为回扫时钟插入标志位， f=0 时 ，正常的点计数扫描 。 Xc=Xc+1; - 点计数增 1。 else Xc=Xc; - f=1 时 ， Xc 保持 1 个时钟时间 。 end if; if Xc=1111 then f=1; - 计完 1 个时钟位 16 个点后， f 置 1控制 插入一个回扫时钟 BitC=BitC+1; - 采样字节的 位计数 增 1 Z1=1; - 控制下一 时钟 周期不显示 else f=0; - 控制正常计数 Z1=0; - 控制正常显示 nts 5 end if; else - TR=1时， 触发字和时标线位置 扫描 Xc=0000; - 点计数器 值 Xc 置 0 end if; 程序中的 “ Xc=Xc+1”语句 仅为 点 计数 器 增 1作准备， 只有下一个时钟到来后，才计数增 1 变化；因此， 对 后边的“ if Xc=1111 then”语句，判断到 Xc=1111时， 已经为 点计数器 Xc变成 0做好了准备。 程序中的“ -”为注释标志。 2 Y 轴 定位 输出 器设计 的 编程 if TR=0 then - TR=0逻辑信号扫描，由 位 计数器值 和 数据接收器值确定 Y 值 if BitC=000 then 第 1路 逻辑 信号 ，对应字节内的最高 位，示波器上端 if DI(7)=0 then Y=11100101; - DI(7)=0,Y=E5H else Y=11110101; - DI(7)=1,Y=F5H end if; elsif BitC=001 then - 第二路 if DI(6)=0 then Y=11000101; - DI(6)=0,Y=C5H else Y=11010101; - DI(6)=1,Y=D5H end if; elsif BitC=010 then - 第三路 if DI(5)=0then Y=10100101; - DI(5)=0,Y=A5H else Y=10110101; - DI(5)=1,Y=B5H end if; elsif BitC=011 then - 第四路 if DI(4)=0then Y=10000101; - DI(4)=0,Y=85H else Y=10010101; - DI(4)=1,Y=95H end if; elsif BitC=100 then - 第五路 if DI(3)=0 then Y=01100101; - DI(3)=0,Y=65H else Y=01110101; - DI(3)=1,Y=75H end if; elsif BitC=101 then - 第六路 if DI(2)=0 then Y=01000101; - DI(2)=0,Y=45H else Y=01010101; - DI(2)=1,Y=55H end if; elsif BitC=110 then - 第七路 if DI(1)=0 then Y=00100101; - DI(1)=0,Y=25H else Y=00110101; - DI(1)=1,Y=35H end if; elsif Bi