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电气电子毕业设计论文
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毕业设计8HDB3码编译码电路的设计,电气电子毕业设计论文
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- - I HDB3码 编译码 电路 的设计 杨 超 指导老师：龙光利 （陕西理工学院 电信工程系 通信 041班， 陕西 汉中， 723000） 摘要 ： 在数字通信中 ,选择合适在信道中传输的码型是十分重要的 ,HDB3 码 （三阶高密度码） 是比较常用的信道传输码型 ,因此 HDB3 码的编译码就显得非常重要 。 通过对 HDB3 编译码原理的分析，提出了一种基于可编程逻辑器件 EPM7064LC84-15 实现 HDB3 编译码的方法，给出了软件设计流程、原理图和仿真波形。编译码器已通过硬件下载、测试，可用于实际电路中。 此方法中由于 CPLD 可重复编程的特 点，可对其进行在线修改，便于设备的调试和运行。 关键词 ： 三阶高密度码 ； 复杂 可编程逻辑器件 ； 编译码 nts - - II Design of HDB3 Encoding and Decoding Circuit Gaonini Instructor： Long Guangli ( Grade 04 Class 1 Major of communication engineering Department of electronics and information engineering shaanxi university of technology， hanzhong of shaanxi province,723000) Abstract: In digital communication, it is very important for transmitting quality.HDB3 is the abbreviation of High Density Bipolar 3.Its used in digital transmission,so its important to design circuit of HDB3.By analyzing the principle of HDB3 encoding and decoding,this paper gives a novel HDB3 encoding method based on EPM7064LC84-15 and the flow of software design、 schematic diagram and the simulated waveform of HDB3 encoder and decoder.Downloading and testing shows that this encoder and decoder has stable performance and therfore can be applied to circuitry.Since CPLD can be reprogrammed,it can be repaired online,thus making it convenient to debug and run the equipment. Key words: HDB3； CPLD； Encoding and Decoding nts - - 1 目 录 摘要： . I Abstract: . II 第 1章 绪 论 . 2 1.1 课题背景 . 2 1.1.1 EDA 技术 简介 . 2 1.1.2 MaxplusII 简介 . 2 1.1.3 HDB3 码 简介 . 3 第 2章 方案论证 . 4 2.1 方案一：基于 XC9572的 HDB3编译码器 . 4 2.2 方案二：基于 CPLD的 HDB3编解码器 . 5 第 3章 HDB3编译码电路的设计 . 7 3.1 HDB3编码器的设计 . 7 3.1.1 HDB3 编码器原理 . 7 3.1.2 HDB3 编码器的设计 . 8 3.2 HDB3译码器的设计 . 11 3.2.1 HDB3 译码器的原理 . 11 3.2.2 HDB3 译码器的设计 . 12 3.3 引脚锁定 . 13 第 4章 编程下载和测试 . 14 结 论 . 15 致 谢 . 16 参考文献 . 17 附 录 A . 18 附 录 B . 19 nts - - 2 第 1章 绪 论 1.1 课题背景 1.1.1 EDA技术 简介 EDA（ Electrical Design Automation,电子设计自动化）技术是现代集成电路及电子整机系统设计 科技创新和产业发展的关键技术。当前集成电路技术已进入超深亚微米工艺和片上系统（ SOC）阶段，集成化、微型化和系统化的趋势使得集成电路设计及以集成电路为核心的电子系统设计成为一个庞大的系统工程，离开 EDA技术集成电路及电子系统设计将寸步难行。 EDA技术教学是培养高素质电子设计人才，尤其是 IC设计人才的重要途径。EDA技术的迅速发展，使我国高校电子技术的教学面临严峻挑战，它对教学思路、内容、方法和实验手段等都提出了新的要求。近几年，许多高校正在探索新的面向 21世纪的教学方法，引进电子技术的新发展成果， 开设 EDA课程，加强 EDA实验手段，少数重点高校还获得了教育部试点投资，建立起 EDA实验室和重点教学基地。概括起来，国内高等院校开展的 EDA教学内容主要是在电子、通信类等课程中借助一些 EDA工具软件进行演示或要求学生利用工具软件达到设计或分析等要求。例如，在电路分析、数字电路和模拟电路等课程中使用 EWB 电路辅助设计和分析软件、 Matlab专用分析软件和 Pspice通用电路分析设计软件等进行电路的交直流分析、频率响应分析、容差分析及电路与电子线路分析设计；在通信电路、通信原理等专业课程 ,使用SystemView软件进行通信系统动态仿真分析。 1.1.2 MaxplusII 简介 MAX+PLUS II 是美国 Altera 公司开发可编程逻辑器件的集成环境软件包。该软件提供了一种与工作平台无关 ,与结构无关的设计环境 ,用户无需精通可编程逻辑器件内部的复杂结构 (视为黑匣子 ), 只要从集成软件包元件库中调入电原理图 (软件包中有近 300 个预制宏逻辑元件 ,可用来实现各种数字逻辑 ,其功能可以涵盖绝大部分 TTL电路或通用 CMOS 电路 ),再作元件间连线 ,当打开橡皮筋功能键后 ,元件移动过程中连线就像橡皮筋那样保持着 ,给出输入或输出引脚标称 ,然后作自动编译、自动多器件的划分、自动逻辑化简 ,模块自动试配 (找合适的芯片 , 自动分配输入输出引脚 ),定时仿真和分析 ,自动错误定位 (以红框显示错误所在位置 )、器件编程和验证 ,以及综合的在nts - - 3 线求助系统 ;当然也可用模块化高级语言 AHDL 的布尔逻辑方程式、组合逻辑、时序逻辑或综合逻辑式来描述实现复杂的设计 , 并支持输入状态机和真值表输入法 ;还可用波形设计输入 ,最适合于时序和重复的函数。尤其 Create Default Symbol 功能 ,可把当前文件升级成一个元件对待 , 这对常用的通用部件可作一个元件模块处理 ,这对复杂设计特别有用。 从 Altera,AMD,Lattice 及 Xilinx 四大公司的软件使用比较 ,Altera 软件包是最好的。可编程逻辑器件可用 LT-48、 LP-10、 ALL-11、 ALL-07、 ALL-03 加芯片适配器 , 在万用编程器上对器件烧录。 1.1.3 HDB3码 简介 A 律 PCM 四次群 以下的接口码型均为为 HDB3 码。 HDB3 码是 AMI 码的改进型，称为三阶高密度双极性码，它克服了 AMI 码的长连 0 串现象 ， 有利于提取位定时信号 。 nts - - 4 第 2章 方案论证 对 HDB3码编译码器的设计，本文提出了两种方案，分别如下所论。 2.1 方案 一： 基于 XC9572 的 HDB3 编译码器 2 1 1 XC9572 器件介绍 XC9572是 XILIMX 公司生产的一款高性能可编程逻辑器件。它内含 4个 36V18功能块，并具有 1600 个可用系统门。其系统结构如图所示。从结构上看， XC9572包含三种单元，即宏单元、可编程 I/O单元和可编程内部连线。 XILIMX XC9572 器件结构如附录 A 所示。 其主要特点如下： 所有可编程管脚间的脚对脚延时均为 5； 系统的时钟速度可达到 125MHZ； 具有 72个宏单元和 1600个可用系统门； 可编程次数为 10000次； 可采用 5V在线编程和擦除； 拥有强大的管脚锁定能力； 每个宏单元都具有可编程低功耗模式； 未用的管脚有编程接地能力； 提供有编程保密位，可对设计提供加密保护以防止非法读取； 外部 I/O引脚与 3.3V和 5V兼容。 2 1 2 HDB3的编解码及实现原理 用 XC9572 实现 HDB3 编译码设计主要有编码、时钟提取和译码三部分组成。其中编码部分是根据 HDB3 编码原理把二进制的时钟和数据信号编码成两路单极性的 HDB3码输出。 HDB3编码原理框图如图 2-1所示。 图 2-1 HDB3编码 原理框图 时钟提取是译码的关键部分 ,原理是 32.768MHZ 时钟提两路 HDB3 单级性码的上升nts - - 5 沿 ,并形成宽度 2 倍于 32.768MHZ 时钟周期宽度的脉冲 ,然后用此脉冲复位 32.768MHZ始终的 16Bit计数器 ,最后根据 16Bit计数器的结果产生 2.048MHZ时钟 . 译码部分比较简单 .它根据 HDB3 码的特点首先检测出极性破坏点 ,即找出 4 连零码中添加 V 码的位置 (破坏点位置 ),其次去掉添加的 V 码 ,最后去掉 4 连零码中添加 V码以将其还原成单极性不归零码 .HDB3码译码原理框图入图 2-2所示 . 图 2-2 HDB3码译码原理框图 HDB3 码 (三阶高密度双极性码 ),是基带电信设备之间进行基带传输的主要码型之一 .它的主要特点是易于提取时钟、不受直流特性影响、具有自检能力、连时钟提取令串小于 3个等 . E1信号是我国和欧洲国家电信传输网一次群使用的传输系统。 E1 信号由 32个64kbps的 PCM话路经过时分复用形成。 CCITT 建议 G.703标准详细规定了 HDB3码用于 E1信号的标准。用 XC9572实现 E1信号的 HDB3编解码电路比较简单，而且无需可调整外围电路。本设计使用了 PC44封装形式的 XC9572可编程逻辑器件共有 30个 可编程 I/O引脚、 6个电源引脚和 4个 JTAG引脚。整个设计使用了 XC9572 器件 80%的容量。 用 XC9572实现 HDB3编译码电路原理图如附录 B 所示。 2 1 3 HDB3编译码电路原理图 在根据上述原理实现 HDB3编解码的 附录 B电路中， BNC1插头送来的 HDB3信号经变压器 T1、 U4及外围器件组成的单双变换电路后将转换成两路单极性码并送给可编程逻辑电路 XC9572 U5 的 43， 44脚，然后经过可编程逻辑电路内部解码后，从可编程逻辑电路 XC9572 U5 的 24、 25脚输出数据和时钟。从 U5的 26、 27 引脚 输入的数据和时钟经其内部编码后，将从其 2和 8脚输出，而后再经过 U3以及外围器件和变压器 T1组成的单双变换电路形成 HDB3码，并从 BNC2插头输出。 2.2 方案二：基于 CPLD 的 HDB3编解 码器 2 2 1 CPLD 介绍 CPLD 是 Complex PLD 的简称，顾名思义，其是一种较 PLD 为复杂的逻辑元件。CPLD 是一种整合性较高的逻辑元件。由于具有高整合性的特点，故其有性能提 升，可靠度增加， PCB 面积减少及成本下降等优点。 CPLD 元件，基本上是由许多个逻辑方块（ Logic Blocks）所组合而成的。而各个逻辑方块均相似于一个简单的 PLD 元件（如22V10）。逻辑方块间的相互关系则由可变成的连线架构，将整个逻辑电路合成而成。 常见的 CPLD 元件有 Altera 公司的 Max5000 及 Max7000 系列。 Cypress 的 Max340nts - - 6 及 Flash370 系列等，一般来说 CPLD 元件的可逻辑闸数 (gate count)约在 10007000 Gate 之间。 2 2 2 HDB3编译码规则 HDB3 码是 AMI 码的改进型，称为三阶高密度双极性码，它克服了 AMI 码的长连0串现象 ， 有利于提取位定时信号 。 其编码规则如下：（ 1）当信码的连 “0” 个数不超过 3 时，仍按 AMI 码的规则编，即传号极性交替；（ 2）当连 “0” 个数超过 3 时，则将第 4 个 “0” 改为非“0” 脉冲，记为 +V 或 -V，称之为破坏脉冲。相邻 V 码的极性必须交替出现，以确保编好的码中无直流；（ 3）为了便于识别， V 码的极性应与其前一个非 “0” 脉冲的极性相同，否则，将四连 “0” 的第一个 “0” 更改为与该破坏脉冲相同极性的脉冲，并记 为 +B 或 -B；（ 4）破坏脉冲之后的传号码极性也要交替。例如： 代码： 1000 0 1000 0 1 1 000 0 l 1 AMI 码： -1000 0 +1000 0 -1 +1 000 0 -1 +1 HDB3码： -1000 -V +1000 +V -1 +1 -BOO -V +l -1 其中的 V 脉冲和 B 脉冲与 1 脉冲波形相同，用 V 或 B 符号的目的是为了示意是将原信码的 “0” 变换成 “1” 码的。 HDB 3 码的编码规则比较复杂，但译码简单。每一个破坏符号 V 总是与前一非0 符号同极性， 从收到的符号序列中可以容易地找到破坏点 V，于是也断定 V 符号及其前面的 3 个符号必是连 0 符号，从而恢复 4 个连 0 码 ， 再将所有 -1 变成 +1 后便得到原消息代码。 综上方案一和方案二可知，在设计方法上方案二较方案一简单 、 价格便宜 ，通俗 易懂 ；在性能调试方面后者 也 较前者灵活，且稳定 可靠 。 所以，本文采用方案二对HDB3编 解 码 电路 进行设计。 nts - - 7 第 3章 HDB3 编译码 电路 的设计 3.1 HDB3编码器 的设计 3.1.1 HDB3 编码器原理 在数字通信系统中，有时不经过数字基带信号之间的变换，只由终端设备进行信息与数字基带信号之间的变换，然后 直接传输数字基带信号。数字基带信号的形式有许多种，在基带传输中经常采用 AMI 码（符号交替反转码）和 HDB3 码（三阶高密度双极性码）。 1传输码型： 在数字复用设备中，内部电路多为一端接地，输出的信码一般是单极性非归零信码。这种码在电缆上长距离传输时，为了防止引进干扰信号，电缆的两根线都不能接地（即对地是平衡的），这里就要选用一种适合线路上传输的码型，通常有以下几点考虑： （ 1）在选用的码型的频谱中应该没有直流分量，低频分量也应尽量少。这是因为终端机输出电路或再生中继站都是经过变压器与电缆相连接的，而变压 器是不能通过直流分量和低频分量的。 （ 2）传输型的频谱中高频分量要尽量少，这是因为电缆中信号线之间的串话在高频部分更为严重，当码型频谱中高频分量较大时，限制了信码的传输距离或传输质量。 （ 3）码型应便于再生定时电路从码流中恢复位定时，若信号连“ 0”较长，则等效于一段时间没有收脉冲，恢复位定时就困难，所以应该使变换后的码型中连“ 0”较少。 （ 4）设备简单，码型变换容易实现。 （ 5）选用的码型应使误码率较低。双极性基带信号波形的误码率比单级性信号低。 根据这些原则，在传输线路上通常采用 AMI 码和 HDB3码。 2 AMI码 用“ 0”和“ 1”代表传号和空号。 AMI 码的编码规则是“ 0”码不变，“ 1”码则交替地转换为 -1 和 +1。当码序列是 100100011101， AMI 码为： +100-1000+1-1+10-1。通常脉冲宽度为码元宽度的一半，这种码型交替出现正、负极脉冲，所以没直流分量，低频分量也很少，它的频谱如图 8-1 所示， AMI 码的能量集中于f0/2处（ f0为码速率）。 这种码的反变换也很容易，在再生信码时，只要将信号整流，即可将“ -1”翻转为“ +1”，恢复成单极性码。这种码未能解决信码中经常出现的长连“ 0”的问nts - - 8 题。 3 HDB3码的编码规则 HDB3 码的编码规则是：当没有 4 个或 4 个连续的“ 0”码时，就按 AMI 码规则编码；当出现 4 个或 4 个连续的“ 0”码时，每 4 个连续“ O”的第一个“ 0”的变化应视它前面相邻的“ 1”的情况而定，如果它的前一个“ 1”的极性与前一个破坏点的极性相反而本身就是破坏点，则 4 个连续的“ 0”的第一个仍保持“ 0”；如果它的前一个“ 1”的极性与前一个破坏点的极性相同而本身就是破坏点，则第一个“ 0”改为“ 1”。这一规则保证了相继破坏点具有交替的极性，因而不会引入直流成分。 4 个连续“ 0”的第 2， 3 个总是“ 0”。 4 个连 续的“ 0“的第 4 个改为“ 1”，而极性与它前一个“ 1”的极性相同（破坏点极性交替规则）。在接收端，如果相继接收到两个极性相同的“ 1”它的前面有 3 个连续的“ 0”则将后一个“ 1”改为“ 0”如果它的前面有 2 个连续的“ 0”，则将前后两个“ 1”改为“ 0”，这样就恢复了原来的数据信号。 4 HDB3码编码原理框图如图 3-1所示 图 3-1 HDB3码编码原理框图 3.1.2 HDB3 编码器的设计 1. 5级伪随机码的产生： 用原理图输入法 ， 5级伪随机码电路 如图 3-2所示 nts - - 9 图 3-2 5级伪随机码电路 对以上伪随机码电路图进行编译、时序仿真，最后包装入库。则 5 级伪随机码的时序仿真图和包装入库元件分别如图 3-3， 3-4所示。 图 3-3 5级伪随机码的时序仿真 图 3-4 5级伪随机码的包装入库元件 2. HDB3编码电路的设计 ， HDB3 编码电路 如图 3-5 所示。在同步时钟的作用下，输入的 NRZ 码流经过HDB3 编码电路输出两路单极性码，这两路单极性码再送到“单 /双极性变换”电路，产生出双极性归零码。实验板上已设有单 /双极性变换电路。 nts - - 10 图 3-5 HDB3 编码电路 3 HDB3编码原理图输入电路的设计 综上 5 级伪随机码 和 HDB3 编码电路 的包装入库元件 ，可用原理图输入 HDB3编码器电路，如图 3-6所示。 图 3-6 HDB3 编码器电路 通过对 HDB3 编码器电路编译，时序仿真和包装入库。则 HDB3 编码器的时序仿真图和包装入库元件分别如图 3-7， 3-8所示。 图 3-7 HDB3编码器的时序仿真图 图 3-8 HDB3编码器的包装入库元件 nts - - 11 3.2 HDB3译码器的设计 3.2.1 HDB3 译码器的原理 从 HDB3 编码原理可知信码的 V 脉冲总是与前一个非零脉冲同极性。因此，在接收到的脉冲序列中可 以很容易辨认破坏点 V,于是断定 V 符号及前面三个符号必是连“ 0”符号，从而恢复四个连“ 0”码，即可以得到原信息码。 HDB3 译码的电路原理框图如图 3-9所示。 图 3-9 HDB3码 译码原理框图 框图的各部分功能如下： （ 1） 双 /单极性变换电路 传输线来的 HDB3 码加入本电路，输入端与外电路匹配，经电压比较器将双极性脉冲分成两路但极性的脉冲。 （ 2）判决电路 本电路选用合适的判决电平去除信码经信道传输之后引入的干扰信号。信码经判决电路之后成为半占空的两路信号，相加后成为一路但极性归零信码。送到定时恢复电 路和信码再生电路。 （ 3）破坏点检测电路 本电路输入 H+和 H- 两个脉冲序列。由 HDB3 编码规则已知在破坏点出会出现相同极性的脉冲就是说这时 B+和 B-不是依次而是连续出现的，所以可以由此测出破坏点。本电路在 V脉冲出现的时刻有输出脉冲。 (4)去除取代电路 在 V 码出现的时刻将信码流中的 V 码及它前面的第三位码置为“ 0”，去掉取代节之后，再将信号整形即可恢复原来信码。破坏点检测与去除取代节电路一起完成信nts - - 12 码再生功能。 （ 5）定时是恢复电路 由随机序列的功率谱可知，次功率谱中包含连续谱和离散谱。若信号为双极性并且 两极性波形等概率出现时 P=1-P,则在的表达式中后两项为 0，没有离散谱存在，这对于定时回复是不利的。所以先将信码整流为单极性吗码，在送入到定时恢复电路，用滤波法有信码提取位定时。 3.2.2 HDB3 译码器的设计 用原理图输入法： HDB3 码的译码的实际电路如图 3-11 所示，而其中的 HDB3-OFF模块内部电路如图 3-10所示。 图 3-10 HDB3-OFF 模块内部电路 图 3-11 HDB3码的译码的实际电路 对图 3-12 HDB3 码的译码的实际电路进行编译，时序仿真，最后包装入库。则HDB3译码器时序 仿真和包装入库元件分别如图 3-12和 3-13所示。 nts - - 13 图 3-12 HDB3 译码器时序仿真 图 3-13 HDB3译码器包装入库元件 3.3 引脚锁定 以上对 HDB3 编译码器的仿真测试正确无误，就应该将设计编程下载到选定的目标器件中作进一步的硬件测试，以便最终了解设计项目的正确性。这就要根据开发板的要求对设计项目的输入输出引脚赋予确定的引脚号，以便对其进行测试。 通过选择 MAX+plus II Complier 菜单，进入编辑窗口，然后在“ Assign”项中选择“ Pin/Location/Chip”选 项在弹出的窗口中输入要锁定的引脚。最后进行全程编译，就将引脚信息编辑进去了。则引脚锁定表如表 3-14所示。 表 3-14 引脚锁定表 Node Name Pin Clk16 83 nrz5 16 Clk8 12 Hx 17 Hy 21 Hxy 20 clkout 64 nts - - 14 第 4章 编程下载和 测试 选“ MAX+plus II”选项中的“ Programmer”项。在 Programmer 窗口中选“ Option ” 项 中 的 硬 件 设 置 项 “ Hardware Setup ”， 在 其 下 拉 窗 口 中 选 “ Byteblaster(MV)”。将实验板连接好，接好电源，单击“ Configure”即可进行编程 下 载 。 下 载 完 备 ， 下 载 界 面 如 图 4-1 所示。 图 4-1 下载界面 HDB3 编码实现使用的 CPLD/FPGA 为 U1，全局时钟为 16.9344MHZ（ 83P）， HDB3 时钟为 8.4672MHZ（ 28P）伪随机码为 5 级（ 5P）， HDB3 的两路单极性归零码输出 HX（ 17P）， HY（ 21P），最终的 HDB3双极性归零码从 J31输出。 HDB3 译 码实现使用的 CPLD/FPGA 为 U2， HDB3 编码结果作为译码信号源，利用同轴电缆连接 J31 和 J32，短接 SW32 的 1-3， 2-4，将极性分离后的 Hx、 Hy 送到 U2。短路 CLK-J15 的 3-4，将恢复的 8.4672MHZ 同步时钟送到 U2 全局时钟 12P，在进入HDB3-OFF 模块前需要加延迟，并由 P64 作为引出端， Hx
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