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上拉电阻学习心得 上拉电阻学习心得在实际的电路设计项目中时常要用到上拉电阻。 开始一般只知道它能够将电平上拉，但是在自己具体设计电路的时候却不不能确定到底在什么情况下应该用上拉电阻，什么情况下不需要用上拉电阻，故今天将这些时间来的学习和总结写出，一共大家一同学习。 1.应用 1、当TTL电路驱动S电路时，如果TTL电路输出的高电平低于S电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 2、OC门电路必须加上拉电阻，以提高输出的搞电平值（实际上在使用OC门的时候一定要使用上拉电阻接到电源，负责由于其门电路的内部结构，集电极没有电源，也就不可能输出高电平）。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在S芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。 6、提高总线的抗电磁干扰能力。 管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。 综合考虑以上三点,通常在1k到10k之间选取。 对下拉电阻也有类似道理。 2.原理上拉电阻实际上是集电极输出的负载电阻。 不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。 工作在线性范围就不多说了，在这里是讨论的是晶体管是开关应用，所以只谈开关方式。 找个TTL器件的资料单独看末级就可以了，内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。 但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种，因此干脆不做这个负载电阻，改由使用者自己自由选择外接，所以就出现OC、OD输出的芯片。 由于数字应用时晶体管工作在饱和和截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。 但是一个电路设计是否优秀这些细节也是要考虑的。 集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避免的，如果电阻选择大又会带来信号上升沿的延时，因为负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过有源晶体管放电，时间取决于器件本身。 因此设计者在选择上拉电阻值时，要根据系统实际情况在功耗和速度上兼顾。 3.从IC(MOS工艺)的角度,分别就输入/输出引脚做一解释:1.对芯片输入管脚,若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V),而使得输入缓冲器的PMOS管和NMOS管同时导通,这样一来就在电源和地之间形成直接通路,产生较大的漏电流,时间一长就可能损坏芯片.并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱.接上上拉或下拉电阻后,内部点容相应被充(放)电至高(低)电平,内部缓冲器也只有NMOS(PMOS)管导通,不会形成电源到地的直流通路.(至于防止静电造成损坏,因芯片管脚设计中一般会加保护电路,反而无此必要).2.对于输出管脚:1)正常的输出管脚(push-pull型),一般没有必要接上拉或下拉电阻.2)OD或OC(漏极开路或集电极开路)型管脚,这种类型的管脚需要外接上拉电阻实现线与功能(此时多个输出可直接相连.典型应用是:系统板上多个芯片的INT(中断信号)输出直接相连,再接上一上拉电阻,然后输入MCU的INT引脚,实现中断报警功能).其工作原理是:在正常工作情况下,OD型管脚内部的NMOS管关闭,对外部而言其处于高阻状态,外接上拉电阻使输出位于高电平(无效中断状态);当有中断需求时,OD型管脚内部的NMOS管接通,因其导通电阻远远小于上拉电阻,使输出位于低电平(有效中断状态).针对MOS电路上下拉电阻阻值以几十至几百K为宜.(注:此回答未涉及