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毕业设计33EDA课程设计报告多路彩灯控制电路设计

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电气电子毕业设计论文
资源描述:
毕业设计33EDA课程设计报告多路彩灯控制电路设计,电气电子毕业设计论文
内容简介:
EDA 课程设计报告 多路彩灯控制电路设计 学 号: 班 级: 姓 名: 日 期: 2008 年 1 月 1 日 nts 多路彩灯控制电路设计报告 题 目: 多路彩灯控制电路 设计要求: 要有 6 种花型变化。 多种花型可以自动变化,循环往复。 彩灯变化的快慢节拍可以选择。 具有清零开关。 设计方案 : 根据系统设计要求,设计一个具有 6 种花型循环变化的彩灯控制器。 整个系统共有三个输 入信号:控制彩灯节奏快慢的基准时钟信号 CLK_IN,系统清零信号 CLR,彩灯节奏快慢选择开关 CHOSE_KEY;共有 16 个输出信号 LED15.0,分别用于控制十六路彩灯。 据此,系统设计采用自顶向下的设计方法 , 我们可将整个彩灯控制器 CDKZQ 分为两大部分:时序控制电路 SXKZ 和显示控制电路 XSKZ。 模块划分 :时序控制电路( SXKZ) 显示控制电路( XSKZ) 端口介绍 : CLK_IN 控制彩灯节奏快慢的基准时钟信号 CLR 系统清零信号 CHOSE_KEY 彩灯节奏快慢选择开关 LED15.0 16 个输出信号 设计过程: 时序控制模块( SXKZ) 新建一个 VHD 格式的文本编辑文件,保存 默认 命名 编写源程序,如下: 时序控制模块源程序: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SXKZ IS PORT( CHOSE_KEY : IN STD_LOGIC; CLK_ZN : IN STD_LOGIC; CLR : IN STD_LOGIC; CLK : OUT STD_LOGIC); END SXKZ; ARCHITECTURE ART OF SXKZ IS SIGNAL CK : STD_LOGIC; BEGIN PROCESS (CLK_ZN, CLR,CHOSE_KEY) VARIABLE TEMP : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN IF CLR=1 THEN CK LIGHT LIGHT LIGHT LIGHT LIGHT LIGHT nts LIGHT=L6; CURRENT_STATE=S1; END CASE; END IF; END PROCESS; LED=LIGHT; END ARCHITECTURE ART; 检查错误,如图: 器件配置。选用 FLEX10K 下的 EPF10K10LC84-3 系统综合。如图: 管脚定义。注意:端口只能放在 I/O 端口和 I/O 数据端,时钟信号放在 CLK,如图: nts生成符号文件。如图: 仿真。新建一个波形编辑文件,格式为 SCF,先保存 默认 命名, 结束时间: 10ms 时钟周期: 80ns 如图: 分析仿真结果: 根据源程序 当系统清零信号 CLR 为 1 时 CURRENT_STATE 为 S0 当系统清零信号 CLR 为 0 且时钟信号 CLK 来到时, 当 CURRENT_STATE 为 S1 时, CURRENT_STATE 的下一个状态 S2, LED 输出为0010010010010010 当 CURRENT_STATE 为 S6 时, CURRENT_STATE 的下一个状态 S1, LED 输出为1101010110011011 循环彩灯控制器: 用图形编辑文件做循环彩灯控制器( CDKZQ) 新建一个 GDF 格式的图形编辑文件,保存 默认 命名 在元器件库调用 XSKZ(显示控制模块)和 SXKZ(时序控制模块)的符号以及输入输出符号,做图,如下 : 检查错误,如图: 器件配置。选用 FLEX10K 下的 EPF10K10LC84-3 nts系统综合。如图: 管脚定义。注意:端口只能放在 I/O 端口和 I/O 数据端,时钟信号放在 CLK,如图仿真。新建一个波形编辑文件,格式为 SCF,先保存 默认 命名, 结束时间: 10ms 时钟周期: 80ns 如图: 分析仿真结果: 当 CLR=1 时,系统清零 当 CLR 为 0 且 CHOSE_KEY 为 1 时彩灯变换的慢。 当 CLR 为 0 且 CHOSE_KEY 为 0 时彩灯变换的快。 循环彩灯控制器顶层设计 ( CAIDENG) nts 新建一个 VHD 格式的文本编辑文件,保存 默认 命名 编写源程序,如下: 源程序: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY caideng IS PORT( CLK_ZN : IN STD_LOGIC; CLR : IN STD_LOGIC; CHOSE_KEY : IN STD_LOGIC; LED : OUT STD_LOGIC_VECTOR(15 downto 0); END entity caideng; ARCHITECTURE ART OF caideng IS COMPONENT SXKZ IS PORT( CHOSE_KEY : IN STD_LOGIC; CLK_ZN : IN STD_LOGIC; CLR : IN STD_LOGIC; CLK : OUT STD_LOGIC); END COMPONENT SXKZ; COMPONENT XSKZ IS PORT( CLK : IN STD_LOGIC; CLR : IN STD_LOGIC; LED : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END COMPONENT XSKZ; SIGNAL S : STD_LOGIC; BEGIN U1:SXKZ PORT MAP(CHOSE_KEY,CLK_ZN,CLR,S); U2:XSKZ PORT MAP(S,CLR,LED); END ARCHITECTURE ART; 检查错误 . 器件配置。选用 FLEX10K 下的 EPF10K10LC84-3 系统综合。如图: nts 管脚定义。注意:端口只能放在 I/O 端口和 I/O 数据端,时钟信号放在 CLK,如图: 仿真。同上。 设计心得: 两周的时间虽然很短暂,但从中获益匪浅 , 首先对 EDA 数字电路这门课程有了更深的了解 , 无形中便加深了对 EDA 的了解及运用能力 。 以学的到很多很多同时不仅可以巩固以前所学过的知识,而且学到了很多在书本上 所没有学到过的知识。 EDA 设计对我们的总体电路的设计的要求更严格,需要通过翻阅复习以前学过的知识确立了实验总体设计方案,然后逐步细化进行各模块的设计; 通过这次设计,进一步加深了对 EDA 的了解,让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时,心里特别的开心。但是在编写顶层文件的程序时,遇到了不少问题,特别是各元件之间的连接,以及信号的定义,总是有错误,在细心的检查下,终于找出了错误和警告,排除困难后,程序编译就通过了,心里终于舒了一口气。在波形仿真时,也遇到了一点困难 ,在设定输入 信号后 ,想要的 结果不能在波形上得到正确的显示 , 在数十次的调试之后,才发现是因为输入的时钟信号对于器件的延迟时间来说太短了。经过屡次调试 ,终于找到了比较合适的输入数值 。另外, Endtime 的值需要设置的长一点: 100ms 左右,这样就可以观察到完整的仿真结果。 使 我对电路故障的排查能力有了很大的提高 。 其次,在连接各个模块的时候一定要注意各个输入、输出引脚的线宽,因为每个线宽是不一样的,只要让各个线宽互相匹配,才能得出正确的结果,否则,出现任何一点小的误差nts就会导致整个文件系统的编译出现错误提示,在器件的选择上也有一定的技巧,只 有选择了合适当前电路所适合的器件,编译才能得到完满成功。 通过这次课程设计使我懂得了理论与实际相结合是很重要的,只有理论知识是远远不够的,只有把所学的理论知识与实践相结合起来, 才能 提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题,可以说得是困难重重,这毕竟第一次做
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