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多协议逻辑分析系统——毕业论文（）,毕业设计论文
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毕 业 论 文（设 计） 题目： 多协议逻辑分析系统 （英文）： Logic Analyzing and Recording System Used for Multi-protocols 系 别： 电子与信息学院 专 业： 电子信息工程 姓 名： 蔡意兴 学 号： 2003040443027 指导教师： 杨振野 教授 答辩日期： 2007 年 6 月 日 nts多协议逻辑分析系统 多协议逻辑分析系统 摘 要 本文首先介绍了逻辑分析仪的研究现状及其在数据通信系统开发过程中的重要作用；接着分析了数据通信中最常用的 IIC 串行通信协议、并行数据传送协议和示波器模式的快速数据记录过程的特点及相应时序；在上述工作的基础上，给出了易于升级、能适用于多种协 议分析记录的硬件设计、相应的 VHDL 程序和单片机程序。为了便于系统升级，本文给出了由 PC 机通过 USB 接口将 FPGA 下载文件传送至系统板，然后再由单片机写入 EP2C8（ FPGA）的方案，试验结果表明这一方法是可行的。按照设计要求，本文已实现了示波器模式和并行记录模式的功能，并能够通过 USB 接口将记录数据传输至 PC 软件进行显示分析。测试分析结果表明，本文所给出的应用系统分析记录数据正确可靠，并能在记录并行传送数据的同时记录下相应的传送地址，最高记录速度可达20M/S。 关键词： 多 协议，逻辑分析，逻辑记录， FPGA ABSTRACT This paper introduces the logic analyzer in research and data communications systems in the process of developing the important role; This was followed by an analysis of the data communication most commonly used IIC serial communication protocol, Parallel data transfer agreements and oscilloscope mode of fast data recording process and the corresponding temporal characteristics; In this work, based on an easy-escalation can be applicable in a variety of protocol analysis of the records of hardware design, VHDL corresponding procedures and SCM procedures. In order to facilitate ntsthe upgrade of the system. This paper presents a PC through FPGA download files sent to the system board, USB interface then from SCM into the EP2C8 (FPGA) program, test results showed that this method is feasible. In accordance with the design requirements, the paper has achieved the oscilloscope mode and parallel record mode function, can pass will record data transmission software to PC Display USB interface. Test results indicate that this is a systematic analysis of accurate and reliable data recording, and in parallel transmission of data recorded at the same time to record the transmission of the corresponding address, the highest recorded speed up 20M/S. Keywords: multi-protocols， logic analyze, logic record， FPGA nts多协议逻辑分析系统 目 录 多协议逻辑分析系统 . 2 摘 要 . 2 ABSTRACT . 2 目 录 . 4 引 言 . 6 第一章 可行性分析 . 7 1.1 项目研究目的、意义和必要性 . 7 1.2 国内外研究现状 . 8 第二章 总体方案设计 . 9 2.1 系统设计思路 . 9 2.2 设计框图 . 9 2.3 实施方案分析 . 10 2.3.1 IIC 数据记录分析 . 10 2.3.1.1 IIC 数据总线介绍 . 10 2.3.1.2 IIC 数据记录分析 . 12 2.3.2 并行数据记录分析 . 15 2.3.2 示波器模式数据记录分析 . 16 2.4 系统的升级 . 18 第三章 硬件设计 . 20 3.1 硬件系统构成 . 20 3.2 数据接口模块 . 20 3.3 USB 通信模块 . 21 3.4 存储模块 . 22 3.5 显示及报警模块 . 22 3.6 按键模块 . 23 3.7 电源模块 . 24 3.8 系统硬件地址及资源使用 . 25 nts第四章 软件设计 . 26 4.1 系统的使用操作方法设计 . 26 4.1.1 PC 软件操作 . 26 4.1.2 系统板操作 . 30 4.2 单 片机程序设计 . 31 4.2.1 总体流程设计 . 32 4.2.2 USB 通讯流程设计 . 32 4.2.3 配置 FPGA 流程设计 . 34 4.2.3 命令执行流程设计 . 37 4.2.5 显示数码管流程设计 . 37 4.2.6 按键流程设计 . 38 4.2.7 报警流程设计 . 39 4.2.8 单片机程序字典 . 40 4.3 FPGA 程序设计 . 42 4.3.1 IIC 数据记录程序设计 . 43 4.3.2 并行数据记录程序设计 . 45 4.3、 .3 示波器模式数据记录程序设计 . 46 4.4 PC 机软件设计 . 48 第五章 系统功能测试 . 48 5.1 IIC 通讯数据记录测试 . 48 5.2 并行数据记录测试 . 48 5.3 示波器模式数据记录测试 . 49 结束语 . 49 参考文献 . 49 附录 A . 49 附录 B . 49 致谢 . 49 nts多协议逻辑分析系统 引 言 在信息全球化的今天，数据通信和数据传送应用越来越 广泛，速度越来越快、协议越来越复杂，使得开发调试的难度越来越高，现有的技术手段不能满足复杂高速串行通信协议调试的需求。常见的串行通信协议标准如 USB、 I2C、 RS-232、 RS-485、 SPI、 CAN、TCN（机车通信标准）和 PS/2等，用于射频 IC卡的无线通信协议标准如 ISO/IEC14443和 ISO/IEC15693等，对于并行通信协议标准如 IEEE1284、 PCI、 GPIB、 STD以及各种微型计算机总线等。目前， 尚无一种 能按照通信标准和协议快速识别通信命令和数据的记录分析装置。要从高速通信数据流中检测出所传送的命令和数据是否出错并确定错误发生端口，必须借助专门设计的调试工具。 目前，现有的设备普遍采用先波形记录然后波形分析的策略，为了进行通信过程分析，必须先完整记录通信的模拟波形（经超高速 AD转换后存储）。 AD 转换速度和记录时间长度将直接影响仪器硬件成本以及分析的实时性能。特别是由于通信的随机性（一次通信后可能间隔较长时间才进行下一次通信），如果将全部通信过程按波形记录势必需要极大的存储容量，从而导致设备复杂且价格极高。 为此，本项目首次提出直接按通信标准协议进行分析记录的创新解决方案：记录时将无用信息屏蔽、只记录有用信息，实现直接由硬件按协议对通信波形进行实时分析、由软件按协议对记录数据进行命令分析和通信过程分析。该方案不仅极大的提高了存储器的利用率，并且提高了分析速度，彻底解决了现有逻辑分析系统存在的信息全记录导致可记录时间短和事后分析时间较长的弊端。例如，如果一次通信之后间隔 20 分钟再进行下一次通信，本作品将按协议自动识别出是否有需要记录分析的数据，对间隔时间nts中的无用波形并不作记录，有效地利用了存储单元。 本项目由于采 用了直接按标准进行记录和分析，对于不同的通信标准只需适配相应的转换电路即可，解决了现有系统功能单一的问题，可适用于各种通信过程的分析调试，如串行、无线和并行。 第一章 可行性分析 1.1 项目研究目的、意义和必要性 几乎所有的电子产品都要用到数据通信，电子产品开发过程中数据通信功能的调试和测试无不消耗大量的时间，迫切需要有力的辅助工具。在新产品研发过程中，需要分析通信流程；在生产过程中，需要对产品进行测试；在研究同类产品试，需要分析记录通信过程和传送数据。我国在分析记录设备方面的技术较为薄弱，亟待开发 出具有完整自主知识产权的新型产品。本项目的研究本身即为可持续发展的行业，而且对于信息产业整体具有一定的推动作用。 1 提高分析记录速度 现有逻辑分析装置与系统采用模数转换配大容量随机存储器的方案，模数转换过程需要转换时间，限制了记录速度，而且装置成本较高。本项目采用模拟与数字混合电路直接按协议标准对通信 信号进行变换，快速地对通信 过程进行分析记录。 2 充分利用存储空间 现有的逻辑分析装置与系统都是采用先记录后分析的方式，不可避免记录大量冗余信息，本项目只记录符合协议标准的数据，充分使用了记录容量。 3提高分 析水平 由于所记录的数据均为符合通信协议标准的有效数据而不是记录波形，不必再做波形分析，因而可以按照所设定的协议标准进行更高层次的协议分析，更易于完成命令分析、数据分析、协议分析以及传送文件的提取和通信流程的分析。此外，还能分析出数据传送方向，以及通信流程是否符合规范并给出相应的提示。 4 易于扩展，适用面宽 nts多协议逻辑分析系统 本项目适用面宽，易于满足各种需求，如同步通信或异步通信、单向的或双向的、各种装置之间的通信或各种装置与通用计算机之间的通信、串行通信或无线通信或并行通信。对于不同的通信协议标准，只需变换前端处理模块 中的相应接口电路即可适应各种协议标准。 本项目成果不仅可用作通信接口的辅助调试工具和测试检验通信接口装置，还可用于研究国外产品的通信过程和传送数据、把握其技术关键，促进新产品的研发。 5 数据通信的发展引发对高效辅助调试工具的需求 数据通信的应用越来越广泛，所有的数据通信和数据传送无不按照特定的标准来进行，常见的串行通信标准有 USB、 I2C、 RS-232、 RS-485、 CAN、 SPI、 1-wire（单总线）和 PS/2等，无线通信标准有 ISO/IEC14443和 ISO/IEC15693等，并行通信标准有 IEEE1284、PCI和 GPIB以及各种微型计算机总线等。由于数据传送速度不断提高，通信协议标准也越来越复杂，特别是串行通信协议标准和无线通信协议标准中所有的握手信号和传输数据都是严格按照协议标准进行，枚举过程繁复，对时序的要求很高，调试和分析越来越困难。 在新产品的开发过程中，不可避免地面临着各种数据通信或接口的调试工作，其调试过程往往占用开发过程的大部分时间。此外，在研究国外新产品时，也常常需要分析各器件、装置或系统间的通信状况，以便有效把握该产品的各要素，从而站在更高的起点上设计出性能优良的产品。因此， 设计并制造出有力的分析调试工具可以极大地促进产品的研发。 现有的逻辑分析系统不仅价格高，而且技术性能也不能符合要求。本技术方案不仅提高了分析记录的速度，还降低了硬件制造成本。 1.2 国内外研究现状 随着电子技术的快速发展，对通信的需求日益增多，通信向高速化、复杂化发展。先进高效的调试分析装置是提高工作效率的必要手段，因而对通信调试装备的需求也将越来越多。由于本装置具有成本与性能上的优势，预期将得到广泛的应用。 针对本课题，我们 检索了百度网页和 Google网页 ，对国内外相关技术和产品进行了检 索和调研。截止目前，只检索到若干相关的产品和研究论文，与本研究项目相似的产nts品在国内外都尚未见到。 为了保护自主知识产权，本项研究已申请了国家发明专利（申请号：200710027091.8） 第二章 总体方案设计 2.1 系统设计思路 根据记录数据要求：记录速度快、协议多样性等特点，本项目给出满足项目要求和市场可接受方案。 2.2 设计框图 图 2-1 总体框图 单片机 PC 机及其应用程序 FPGA 模块 数据存储模块 USB 通信模块 按键模块 数码管显示模块 报警模块 数据信号接口模块 nts多协议逻辑分析系统 2.3 实施方案分析 为使本项目能够适应于多种通信数据的分析记录，将系统 硬件分为两个部分：即通用的主体部分和满足不同通信协议的前端接口模块。对于不同的通信协议，只需适配相应通信协议的模块即可。而对于主体部分，通过在 PC 上的设置操作，下载对应的 FPGA配置文件即可。对于各种通信协议，数据可完全独立编程、易升级。 2.3.1 IIC 数据记录分析 IIC 总线由于连线较少，因而获得了广泛的应用。但由于是串行通信，调试较为困难。例如， IIC 器件进行读写操作时，对 SDA 和 SCL 的时序有着严格的要求，任何一个节拍的错误都会导致操作失败。所以，研究人员在调试 IIC 协议的通信过程中，迫切需要一种能够及时 掌握通信数据的辅助调试工具。 2.3.1.1 IIC 数据总线介绍 IIC 总线最主要的优点是接口线数少，除地线外只有两条线： SCL 和 SDA。在这两条线上可以并接多个具有 IIC 总线接口的集成电路芯片，因而被称为总线。由于接口线条数少，因而构成 IIC 总线的硬件占用的空间小，减少了电路板的空间和集成电路芯片管脚的数量，降低了互连成本。 IIC 总线的长度可达 7620mm,并且能够以 10kb/s 的传送速率支持 40 个器件。 IIC 总线的另一个优点是可支持多个主控方的工作方式（ multi-mastering），任何能够进行 发送和接收的器件都可以成为主控方。任一主控方都能够控制信号的传送和时钟频率，当然在任一时刻只能有一个主控方。 IIC 总线是由数据线 SDA 和时钟 SCL 构成的串行总线，可发送和接收数据。 SDA为数据线， SCL 为时钟线。 SDA 必须是双向的，即每个器件都必须以 OC 或 OD 方式（集电极开路或漏极开路）连线。对于多主控器件的总线， SCL 也必须是双向的，但对于单一主控器件的总线， SCL 可以是单向的。 IIC 总线基本操作有： 1、 控制字节 ： nts在起始条件之后，必须是器件的控制字节，其中高四位为器件类型识别符（不同的芯片类型有不 同的定义， EEPROM 一般应为 1010），接着三位为片选，最后一位为读写位，当为 1 时为读操作，为 0 时为写操作。如图 2-2 所示。 图 2-2 控制字节配置 2、写操作 写操作分为字节写和页面写两种操作，对于页面写根据芯片的一次装载的字节不同有所不同。关于页面写的地址、应答和数据传送的时序参见图 2-3。 图 2-3 写字节操作的时序示意 3、读操作 读操作有三种基本操作：当前地址读、随机读和顺序读。图 4 给出的是顺序读的时序图。应当注意的是：最后一个读操作的第 9 个时钟周期不是 “不关心 ”。为了结束读操作，主机必须在第 9 个周期间发出停止条件或者在第 9 个时钟周期内保持 SDA 为高 电平、然后发出停止条件。 图 2-4 顺序读 IIC 通信数据流时序图如图 2-5 nts多协议逻辑分析系统 图 2-5 IIC 通讯时序图 2.3.1.2 IIC 数据记录分析 根据上文分析可知， IIC数据记录的关键有：起始信号、应答信号、结束信号。 1信号定义 为了便于 VHDL 程序编程，定义如下信号： a、 数据起始 信号 IIC_ START b、数据结束信号 IIC_STOP c、停止标志 IIC_STOP_P d、 启动标志 IIC_START_P e、数据起始标志 IIC_ START_FLAG f、位滚动指针 CCB g、字节滚动指针 CC h、写 SRAM 信号 WR_SRAM i、其他相关信号及单元： LATCH_OUT1、 LATCH_OUT2、 P14 2 时序关系分析 1、 IIC_ START 触发相关信号： LATCH_OUT2(1)、 SCL、 SDA、 IIC_START_P 触发关键： LATCH_OUT2(1)=1， IIC_START_P=1 、 SDA=0 IIC_ START 1 LATCH_OUT2(1)=1、 SCL 1、 SDA 上升沿 IIC_ START 0 描述： LATCH_OUT2(1)=1 已经启动 FPGA 记录数据的条件下： 当 IIC_START_P=1、 SDA =0时 IIC_ START 跳变为 1。 当 SCL 1、 SDA 上升沿 IIC 数据结束信号，数据结束时， IIC_ START nts跳 变为 0，与 IIC_STOP 信号互锁。 2、 IIC_STOP 触发相关信号： LATCH_OUT2(1)、 SCL、 SDA、 IIC_START_P 触发关键： LATCH_OUT2(1)=1、 SCL 1、 SDA 下降沿 IIC_ STOP 1 LATCH_OUT2(1)=1、 IIC_STOP_P=1 、 SDA=0 IIC_ STOP 0 描述： LATCH_OUT2(1)=1 已经启动 FPGA 记录数据的条件下： 当 SCL 1、 SDA 上升沿 IIC 数据结束信号，数据结束时， IIC_ STOP 跳 变为 1，与 IIC_START 信号互锁。 当 IIC_STOP_P=1 、 SDA=0时 IIC_ STOP 跳变为 1。 3、 IIC_ START _P 触发相关信号： SCL、 SDA、 触发关键： SCL 1、 SDA 下降沿 IIC_ START _P 1 描述：当 SCL=1、 SDA 下降沿时， IIC 数据开始， IIC_ START _P 跳变为 1，起始信号开始后 SCL 第一个下降沿 IIC_ START _P 跳变为 0。 4、 IIC_STOP_P 触发相关信号： SCL、 SDA、 触发关键： SCL 1、 SDA 上升沿 IIC_ STOP _P 1 描述：当 SCL=1、 SDA 上升沿时， IIC 数据结束， IIC_ STOP _P 跳变为 1，结束信号开始后 SCL、 SDA 同时为 1 时 IIC_ START _P 跳变为 0。 5、 IIC_ START_FLAG 触发相关信号： SCL、 SDA、 CCB 触发关键： SCL 1、 SDA 下降沿 IIC_ START_ FLAG 1 SCL=1、 CCB=0000 IIC_ START_ FLAG 0 描述：当 IIC 数据开始，一个字节开始， IIC_START_FLAG 跳变为 1，当 SCL=1和CCB=0000 时表明一字节结束，第九个下降沿清 CCB， IIC_START_FLAG 跳变为 0。 6、 CCB 触发相关信号： LATCH_OUT2(1) (0)、 IIC_START、 SCL、 SDA、 IIC_STOP_FLAG、CCB 触发关键： SCL 上升沿递增、逢 CCB=1001， SCL 下降沿 CCB=0000 nts多协议逻辑分析系统 LATCH_OUT2(0)=1， CCB=0000 描述： SCL 上升沿递增，当 CCB=1001 时的 SCL 下 降沿清 CCB ；当LATCH_OUT2(0)=1，启动记录前清 CCB。 7、 CC 触发相关信号： LATCH_OUT2(1) (0)、 IIC_START、 SCL、 SDA、 IIC_STOP_FLAG、CCB 触发关键： CCB=1000， SCL 上升沿 CC=CC+1 LATCH_OUT2(0)=1 CC= 00 0000 0000 000 0000 描述：当 CCB=1000且 SCL 上升沿时 CC 加 1，启动记录前清 CC 即LATCH_OUT2(0)=1时清 CC。 8、 WR_SRAM 触发相关信号： LATCH_OUT1(7-4)、 LATCH_OUT2(1)、 P2、 CCB、 SCL 触发关键： CCB=1000 SCL 下降沿 WR_SRAM 0 描述： SCL 第 8 个下降沿，即 CCB=1000时， SCL 下 降沿送到 WR_SRAM，得到一个下降沿，写入 SRAM。 3 IIC 通信协议分析记录时序关系图 IIC 数据记录时序图如下，其中红色虚线标示关键信号跳变。 图 2-7 IIC 数据记录时序 nts2.3.2 并行数据记录分析 并行数据在快速短距离通讯上运用非常广泛，如各种总线、计算机并口数据传送等。传送的特点是传输速度快，同时传输 8 位、 16 位或者更多位数数据。 本项目根据并行数据传送的特点，配合接口电路获得 /CS、 /WR、 /RD、 D0DN、A0AM。最多可以获得 32 路数据位信息，通过多台本装置的并联、串联 可以实现对记录深度和记录路数的扩展。 并行数据记录关键信号有：片选 /CS、写 /WR、读 /RD、其他备用信号 OTHER。 1信号定义 为了便于 VHDL程序编程，定义如下信号： a、 写 SRAM信号 BX_WR_SRAM b、 字节滚动指针 CC 2 时序关系分析 1、 BX_WR_SRAM 触发相关信号： LATCH_OUT2(1)、 DATA_WR、 DATA_RD、 DATA_CS、 OTHER、 P14 触发关键： LATCH_OUT2(1)=1、 P14=0、 DATA_CS=0 DATA_WR=0 BX_WR_SRAM=0 DATA_RD=0 BX_WR_SRAM=0 OTHER=0 BX_WR_SRAM=0 描述： LATCH_OUT2(1)=1 已经启动 FPGA 记录数据的条件下： 当 DATA_CS=0时 DATA_WR 、 DATA_RD 、 OTHER 任意信号为 0 时BX_WR_SRAM 跳变为 0；不满足以上条件 BX_WR_SRAM 跳变为 1。 2、 CC 触发相关信号： LATCH_OUT2(1)、 BX_WR_SRAM、 P14 触发关键： LATCH_OUT2(1)=1、 P14=0、 BX_WR_SRAM 上升沿 CC=CC+1 LATCH_OUT2(0)=1 CC= 00 0000 0000 000 0000 描述： LATCH_OUT2(1)=1 已经启动 FPGA 记录数据的条件下： nts多协议逻辑分析系统 当 BX_WR_SRAM 上升沿， CC 加 1，当 LATCH_OUT2(0)=1时 CC 清 0。 3 并行通信协议分析记录时序关系图 记录波形如下图，其中虚线标示关键信 号跳变。 图 2-8 并行记录时序图 2.3.2 示波器模式数据记录分析 示波器在电子行业中是最常用的工具之一，示波器能检测出微弱模拟、数字信号，但是均有一个共同的缺点是记录信息量较少，一般仅有两路信号输入，不能同时记录多路信号。如采用多台示波器并联使用，但对于时序关系的研究分析极为不便。本项目采用由 PC 软件设定采样率进行记录数字波形，记录数字波形的采用速度最高达 20M/S。采样时间的控制通过对 40MHz 晶振上升沿进行统计得到采样时间。 采样率设定如下表，采样率由 PC 机转换成 16 进制数，再通过命令包SET_PAR+LATCH_OUT3 值 +其他填充位发送至单片机，最后由单片机写入 FPGA 的ntsLATCH_OUT3 即可。 采样率设定参照表 采样间隔 (nS) 速度 晶振周期 逢 N 清零 LATCH_OUT3 50 20M/S 2 0000000000000001B 00H 100 10M/S 4 0000000000000011B 01H 200 5M/S 8 0000000000000111B 02H 500 2M/S 20 0000000000010011B 03H 1000 1M/S 40 0000000000100111B 04H 2000 0.5M/S 80 0000000001001111B 05H 5 uS 5000 200 0000000011000111B 06H 10 uS 10000 400 0000000110001111B 07H 20 uS 20000 800 0000001100011111B 08H 50 uS 50000 2000 0000011111001111B 09H 表 2-1 采样率参照表 记录波形如下图： 图 2-9 50nS 采样率记录时序图 nts多协议逻辑分析系统 2.4 系统的升级 本项目的技术关键在于 FPGA 的运用。 FPGA 是 20 世纪 80 年代中期出现的高密度可编程器件，短短十几年来，取得了惊人的发展，其单片集成密度从最初的 1200 门发展到目前的几百万门，而且时钟频率由最初不到 10MHz 发展到目前的 300MHz。它与CPLD 不同之处在于， FPGA 的结构类似与掩膜可编程门阵列（ MPGA），由许多独立的可编程模块组成，用户可通过编程将这些模块连接起来实现不同的设计。 FPGA 兼容了MPGA 和阵列器 CPLD 两者的优点，因而具有更高的集成度，更强的逻辑实现能力和更好的设计灵活性 ，同时具备现场编程功能。 FPGA 编程也叫 FPGA 配置（可分为： 专用的 EPROM （ Configuration EPROM）、 PS（ Passive serial 无源串行）、 PPS（ Passive parallel synchronous 无源同步并行）、 PPA（ Passive parallel asynchronous 无源异步并行）、 JTAG（不是所有器件都支持） 5 种方式。 对于 EP2C8 芯片的配置一般有两种方法：即 JTAG 方式和 PS 方式。 JTAG 方式是由 PC 机直接对 FPGA 编程，此种方式仅能适用于系统 的调试阶段，当装置提供给用户使用后则不再适用，这是因为用户必须安装相应的开发软件Quartus_II 等，不便于使用。 另一种方式是当今较流行的做法，即先由 VHDL 程序导出 .HEXOUT 文件后写入非易失存储器芯片如 AT29C040 等，单片机读出 AT29C040 中的数据后，以 PS 方式对FPGA 芯片进行配置。此做法的缺点是不容易升级、 FLASH 容量有限、需要较高的硬件成本等，同时也不方便实现本装置随时改变记录各类协议的方式。 为了适用多种通信协议的分析和记录，我们充分利用 FPGA 现场编程特性来实时配置 FPGA 器 件。具体方法是： 由用户在 PC 机的对话界面上选择所需要的分析协议；PC 机软件把对应的 .HEXOUT 文件通过 USB 接口传送给装置上的单片机；再由单片机将接收到的数据按 PS 方式写入 FPGA。此方式优点是方便用户使用、减低硬件成本且易于升级。升级是仅需改变 PC 软件即可，不需要对硬件作任何改动。 下面介绍 MCU 通过 PS 方式对 FPGA 的配置过程，配置时序如图 nts 图 2-10 FPGA 配置（ PS 方式）时序 1 nCONFIG=0、 DCLK=0，保持 2S以上。 2 检测 nSTATUS，如果为 0，表 明 FPGA 已响应配置要求，可开始进行配置。否则报错。正常情况下， nCONFIG=0后 1S内 nSTATUS 将为 0。 3 nCONFIG=1，并等待 5S。 4 Data0 上放置数据（ LSB first）， DCLK=1，延时。 5 DCLK=0，并检测 nSTATUS，若为 0，则报错并重新开始。 6 准备下一位数据，并重复执行步骤 4、 5，直到所有数据送出为止。 7 此时 Conf_done 应变成 1，表明 FPGA 的配置已完成。如果所有数据送出后，Conf_done 不为 1，必 须重新配置（从步骤 1 开始）。 8 配置完成后，再送出 10 个周期的 DCLK，以使 FPGA 完成初始化。 nts多协议逻辑分析系统 第三章 硬件设计 3.1 硬件系统构成 图 3-1为硬件的总原理图： 图 3-1 总体原理图 3.2 数据接口模块 考虑数据借口必须适应多种协议的数据记录的要求，通过排针导入各种信号，为了避免影响外部通讯信号，形成不必要的噪声干扰，必须进行信号隔离。同时本设计采用的 FPGA 芯片 I/0 电压为 3.3V，通常通讯信号为 -12V+12V，如 RS232 为 +-12V、 IIC 信号为 5V 等，除了在外部 配上相应接口电路外，必须将常用的 5V 等高于 3.3V 电压隔离，转换为 3.3V 电压，防止将 FPGA 芯片烧毁。本设计采用普通的双向三态门 74LVC245A芯片，将方向控制引脚接至 VCC，使传输方向固定由 A 至 B，达到信号隔离和电
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