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0282、电容阵列开关时序优化在A D 转换器中的应用,毕业设计论文

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第 4卷 第 6 期2005 年 12 月 江 南 大 学 学 报 (自 然 科 学 版 )Journal of Southern Yangtze University(Natural Science Edition) Vol .4 No .6Dec . 2005文 章 编 号 :1671- 7147(2005)06 - 0555- 05收 稿 日 期 :2004- 11 - 29; 修 订 日 期 :2005- 01- 22 .基 金 项 目 : 国 家 自 然 科 学 基 金 项 目 (50237030,90207001)资 助 课 题 .作 者 简 介 : 朱 丰 (1979 -),男 ,浙 江 绍 兴 人 ,电 路 与 系 统 专 业 硕 士 研 究 生 .* 通 讯 联 系 人 : 吴 晓 波 (1947- ),男 ,浙 江 奉 化 人 ,副 教 授 ,理 学 硕 士 ,硕 士 生 导 师 .主 要 从 事 模 拟 与 数 模 混 合 集 成 电路 领 域 的 研 究 与 开 发 及 电 源 管 理 集 成 电 路 、 SOC 低 功 耗 设 计 等 .Email:wuxb vlsi .zju .edu .cn电 容 阵 列 开 关 时 序 优 化 在 A /D 转 换 器 中 的 应 用朱 丰 , 吴 晓 波 * , 郜 小 茹 , 严 晓 浪(浙 江 大 学 超 大 规 模 集 成 电 路 设 计 研 究 所 ,浙 江 杭 州 310027)摘 要 : 欲 提 高 逐 次 逼 近 式 A/ D 转 换 器 的 精 度 ,常 受 到 内 部 DAC(Digital-to-Analog Converter)结 构 参 数 误 差 等 因 素 的 制 约 ,同 时 A/ D 转 换 器 的 低 功 耗 问 题 亦 受 到 关 注 .为 减 小 电 荷 分 布 式 DAC中 电 容 离 散 引 入 的 积 累 梯 度 误 差 ,改 善 输 出 积 分 线 性 度 (INL,int egral nonlinearity),引 入 INLbounded 算 法 对 实 际 工 艺 条 件 下 的 DAC 电 容 阵 列 的 导 通 时 序 进 行 了 优 化 .通 过 引 入 预 增 益 级 和Latch 级 ,改 进 了 内 部 比 较 器 的 结 构 ,降 低 了 静 态 功 耗 ,提 高 了 转 换 精 度 和 工 艺 的 可 靠 性 .仿 真 结 果表 明 ,设 计 ADC 的 分 辨 率 可 达 14 bit,其 INL 提 高 2 倍 以 上 ,功 耗 8 .25 mW .该 设 计 可 利 用 0 .6 m2P2M 标 准 的 CMOS 工 艺 实 现 .关 键 词 : 积 分 非 线 性 ;开 关 时 序 ;比 较 器 ;低 功 耗中 图 分 类 号 :T P 432 文 献 标 识 码 : AOptimization of Switching Sequence and Its Application in A/ D ConverterZH U Feng, WU Xiao-bo* , GA O Xiao-ru, Y AN Xiao-lang(Institute of VLSI Design, Zhejiang U niversity, Hangzhou 310027, China)Abstract:The accuracy of SAR ADC is u sually limited by the structure paramet er error s of itsinner DAC, and its low power design is also an iss ue of grea t importance . To reduce theaccumula ted gradient error s originated from the capacity spread of the cap array in CMOStechnology, the switching sequence of the cap array in DAC has been successfully optimized usingINL bounded algorithm, which res ults in improving its INL . T he pre-gain and latch stages areintroduced into the comparator to lower its static power dissipation . As a result, an SAR ADCwith quite high accuracy and reliability is designed and simulated . Simula tion results show thatthe resolution of 14-bit and the INL less than 0 .45LSB are realized for this ADC . Its powerdissipation is reduced to 8 .25 mW .And it could be fabricat ed in 0 .6 m 2P2M CMOS process .Key words: INL; switching sequence; compara tor; low power在 现 代 集 成 电 路 设 计 中 , ADC (Analog-to-Digital Converter)的 设 计 对 整 个 系 统 的 性 能 有 重 要影 响 , 许 多 MP U 的 设 计 方 案 如 Microchip 的PIC16C 中 采 用 了 与 ADC 单 片 集 成 的 方 案 .nts现 代 芯 片 系 统 (SOC,System on a Chip)中 数 字 与 模拟 系 统 之 间 的 信 号 交 换 ,更 对 ADC 的 精 度 及 功 耗等 指 标 提 出 了 苛 刻 的 要 求 .逐 次 逼 近 式 ADC 由 于 可 以 用 相 对 简 单 的 电 路结 构 实 现 较 高 的 转 换 速 度 ,十 分 适 合 于 用 现 代CMOS 工 艺 实 现 ,一 直 倍 受 关 注 .因 结 构 中 包 含 数字 控 制 逻 辑 电 路 ,工 作 时 根 据 比 较 器 的 输 出 结 果 利用 逻 辑 电 路 依 次 确 定 输 出 数 字 各 码 元 的 数 值 以 实现 模 拟 信 号 向 数 字 信 号 的 转 换 ,常 称 为 逐 次 逼 近 寄存 器 (s uccessive-approxima tion register, SAR) .相应 地 亦 将 此 类 ADC 称 为 SAR ADC .研 究 表 明 ,SAR ADC 结 构 中 ,在 降 低 比 较 器 和DAC(Digital-to-Analog Convert er)等 模 块 功 耗 的同 时 ,减 小 失 调 电 压 和 电 容 失 配 给 系 统 造 成 的 误差 ,是 提 高 其 转 换 精 度 的 重 要 关 键 ,也 是 其 设 计 中备 受 关 注 的 一 个 瓶 颈 .而 改 进 DAC 的 导 通 顺 序 可视 作 解 决 这 一 问 题 的 有 效 途 径 .较 早 提 出 采 用 导 通顺 序 优 化 来 补 偿 DAC 误 差 的 有 文 献 1,提 出 了Q2 random walk 算 法 .在 此 基 础 上 ,文 献 2,3的 作者 提 出 进 一 步 的 优 化 算 法 “ INL bounded” .针 对 实际 DAC 中 电 容 和 电 阻 阵 列 结 合 的 结 构 ,文 献 4又提 出 了 对 电 阻 式 DAC 的 优 化 设 计 .文 中 就 以 上 方法 结 合 实 际 的 SAR ADC 设 计 展 开 研 究 5 8 ,给 出一 个 兼 具 有 高 精 度 和 低 功 耗 特 点 的 SAR ADC 的 设计 方 案 ,并 进 行 了 仿 真 验 证 .1 SAR 型 A/ D 转 换 器 工 作 原 理1 .1 SAR ADC的 结 构图 1 为 SA R ADC 的 基 本 原 理 框 图 .图 1 SAR ADC 工 作 原 理Fig.1 Block diagram of SAR ADC由 图 1 可 知 ,SAR ADC 主 要 由 采 样 保 持 电 路 、比 较 器 、 逐 次 逼 近 数 据 寄 存 器 和 DAC 等 部 分 组 成 .为 提 高 精 度 ,系 统 使 用 差 分 结 构 ,输 入 电 压 通 过 电容 阵 列 Cap Array 采 样 并 保 持 .电 容 阵 列 可 以 同 时作 DAC 中 MSB(Most Significant Bit)的 主 结 构 .VCM 是 比 较 器 输 入 端 的 共 模 参 考 电 平 ,由 一 个 放大 器 Buffer 产 生 并 维 持 .Vinnull 可 以 是 另 一 个 电 平 ,也 可 以 是 参 考 电 压 Vr ef .比 较 器 模 块 一 般 有 前 后 两级 ,采 样 所 得 输 入 电 压 依 次 与 相 应 各 二 进 制 数 据 位的 标 准 电 压 (binary-coded voltage)进 行 比 较 ,得 到每 一 位 的 二 进 制 码 元 (0 或 1) .最 后 由 SAR 存 储 并输 出 到 控 制 逻 辑 Switch logic 来 控 制 DAC 产 生 下一 个 标 准 比 较 电 压 .如 此 逐 位 依 次 比 较 ,直 到 输 出数 字 码 的 所 有 位 都 在 逐 次 逼 近 过 程 中 被 确 定 为 止 .1 .2 功 耗 分 析ADC 的 功 耗 主 要 由 两 部 分 组 成 :动 态 功 耗Pdynamic 和 静 态 功 耗 Pstat ic .在 采 用 电 荷 分 布 式 DAC工 作 的 SA R ADC 中 ,由 于 结 构 中 存 在 着 大 的 电 容阵 列 ,对 电 容 阵 列 的 充 放 电 构 成 了 Pd ynamic 的 主 要 部分 ,可 表 示 为 Pdynam ic = Iaver age Vchar ge = Ccha rge ( V/ t) Vchar g .式 中 : Iave rage 为 平 均 充 放 电 电 流 ;Vchar ge 为 电 容 的 平 均 充 电 电 压 ; Cchar ge 为 电 容 阵 列 的电 容 平 均 值 .上 式 中 电 压 参 数 由 参 考 电 压 Vref 决 定 ,电 容 C通 常 根 据 工 艺 匹 配 参 数 和 工 作 频 率 设 计 确 定 ,其 中工 作 频 率 通 常 在 确 定 电 路 设 计 指 标 时 已 经 决 定 ,所以 这 部 分 功 耗 可 改 进 的 余 地 不 大 .对 于 采 用 电 荷 分布 式 DAC 的 ADC, Psta tic 主 要 消 耗 在 比 较 器 上 ,因为 这 是 系 统 主 要 的 模 拟 部 分 ,需 要 较 大 的 静 态 偏 置电 流 ,而 减 小 ADC 功 耗 的 主 要 努 力 将 集 中 在 改 进比 较 器 的 结 构 上 .1 .3 精 度 分 析反 映 ADC 数 据 转 换 精 度 的 主 要 参 数 包 括 DNL(微 分 非 线 性 ,Differential Nonlinearity)、 INL 和 分辨 率 .其 中 DNL 和 INL 主 要 受 实 际 DAC 制 造 工 艺中 梯 度 误 差 (gradient error)的 影 响 .电 荷 分 布 式 DAC 的 工 作 是 利 用 电 容 实 现 电 荷分 布 的 二 进 制 定 标 ,即 将 加 在 电 容 阵 列 上 的 总 电 荷按 二 进 制 数 分 布 .阵 列 中 每 个 子 电 容 用 作 为 一 个 单位 电 容 ,通 过 它 们 的 2N 组 合 构 成 二 进 制 码 的 权 重 因子 ,从 而 实 现 模 拟 信 号 与 二 进 制 数 码 元 的 转 换 :Vo ut = b1 2- 1 + b2 2- 2 + .+ bN 2- N (- Vr ef )具 体 地 说 , N -bit ADC 中 比 较 器 进 行 第 M 次比 较 时 ,输 入 电 压 分 别 是 Vi n 和 由 DAC 产 生 的 电 压(Mi = 02i C Ai/ 2N C) Vref ( Ai 是 根 据 前 M - 1次比 较 bit 结 果 ) .上 述 关 系 成 立 的 一 个 隐 含 前 提 是 每个 子 电 容 都 是 理 想 单 位 电 容 ,且 电 容 值 绝 对 相 等 .然 而 ,由 于 实 际 工 艺 中 构 成 电 容 极 板 的 多 晶 硅 层 厚655 江 南 大 学 学 报 (自 然 科 学 版 ) 第 4 卷 nts度 及 介 电 常 数 等 参 数 ,不 可 避 免 地 存 在 着 梯 度 误 差及 各 种 随 机 误 差 ,使 电 容 的 实 际 数 值 产 生 差 异 ,从而 将 误 差 引 入 DAC .表 达 式 中 电 容 误 差 s p( x, y) = 1 ( x, y) + q( x, y), 即 主 要 由 线 性 项 1 ( x, y) 和二 次 项 q( x, y)组 成 ,其 积 累 造 成 了 INL 性 能 的 剧烈 变 坏 .应 予 注 意 的 是 ,电 容 阵 列 的 梯 度 误 差 可 视 为 上述 误 差 的 主 要 来 源 ,对 精 度 影 响 较 大 .传 统 上 常 通过 layout 的 对 称 设 计 对 其 进 行 补 偿 ,然 在 14 bit 高分 辨 率 要 求 下 显 然 是 不 够 的 .而 随 机 误 差 的 影 响 相对 较 小 ,常 通 过 增 大 电 容 面 积 的 方 法 加 以 控 制 ,但受 到 芯 片 面 积 增 大 和 成 品 率 降 低 的 限 制 .因 此 ,本设 计 中 着 重 考 虑 了 梯 度 误 差 的 问 题 .控 制 减 小 梯 度误 差 的 基 本 思 想 是 基 于 其 产 生 规 律 :梯 度 误 差 通 常表 现 为 阵 列 中 电 容 的 单 向 递 增 (或 递 减 ) .根 据 文 献2,DAC 的 INL 2 N -1i= 0 s p ( x, y)i ,倘 顺 序 导 通 ,则会 造 成 电 容 误 差 的 积 累 效 应 ,而 通 过 合 理 安 排 导 通顺 序 ,有 可 能 使 正 负 误 差 相 互 抵 销 ,使 s p ( x, y)i 的积 累 效 应 为 最 小 .为 达 到 以 上 目 的 ,当 今 流 行 的 几 种 导 通 顺 序 包括 行 null 列 ( rownull column) 对 称 顺 序 和 分 级 对 称(H ierarchical symmetrical)顺 序 ,都 能 在 一 定 程 度上 消 除 线 性 和 和 二 次 电 容 的 误 差 ,然 而 均 有 待 于 继续 完 善 .文 中 利 用 Cong 在 文 献 2中 提 出 的 INLBou nded 算 法 ,并 改 进 设 计 了 DAC,以 进 一 步 达 到减 小 误 差 及 提 高 精 度 的 目 的 .2 电 路 设 计2 .1 比 较 器 设 计为 兼 顾 低 失 调 和 低 静 态 功 耗 的 要 求 ,比 较 器 电 路采 用 了 二 级 差 分 比 较 加 上 一 级 动 态 latch 的 结 构 ,即采 用 了 预 放 大 增 益 级 (Pre - Amp + gain),见 图 2 .图 2 比 较 器 原 理Fig .2 Block diagram of comparator输 入 Vin + 和 Vin - 实 际 上 是 保 持 在 电 容 阵 列 下极 板 上 的 运 算 电 压 (采 样 电 压 和 DAC 位 标 准 电 压耦 合 后 的 电 压 ) .每 次 转 换 开 始 时 ,在 第 1 个 时 钟 周期 内 ,为 消 除 失 调 电 压 ,开 关 S2、 S3、 S4 闭 合 ,前 级比 较 器 成 为 单 位 增 益 放 大 器 ,输 入 端 充 电 至 共 模 电平 Vcm .第 2 个 时 钟 周 期 时 S1、 S4 闭 合 ,S2、 S3 开启 ,比 较 电 压 输 入 到 比 较 端 .此 后 逐 次 比 较 过 程 开始 :S1 始 终 闭 合 ,S2 和 S3 始 终 开 启 ,而 S4 在 clock前 半 周 期 闭 合 ,后 半 周 期 开 启 ,前 后 级 形 成 流 水 线 ,加 快 了 运 算 速 度 .在 设 计 比 较 器 电 路 中 必 须 避 免 大 面 积 输 入 管的 应 用 ,因 为 这 样 不 仅 有 可 能 增 大 输 入 失 调 电 压 ,而 且 该 管 将 等 效 为 一 个 较 大 的 电 容 与 电 容 阵 列 并联 ,引 起 电 荷 再 分 布 误 差 .为 补 偿 由 此 引 起 的 增 益不 足 ,须 采 用 preamp + gain 级 .同 时 ,由 于 增 益 增大 ,亦 降 低 了 后 级 latch 的 负 担 .比 较 器 的 后 级 是 一个 锁 存 器 la tch .这 里 采 用 latch 是 电 路 设 计 的 一 个特 点 ,由 于 la tch 在 静 态 时 没 有 直 流 电 流 ,不 存 在 静态 功 耗 ,而 前 两 级 只 有 工 作 时 的 功 耗 ,一 旦 比 较 结束 ,立 刻 由 控 制 信 号 关 断 电 路 ,可 以 大 幅 度 降 低 比较 器 的 静 态 功 耗 .考 虑 到 latch 实 质 上 是 一 个 高 速高 增 益 的 动 态 比 较 器 ,电 路 采 用 了 全 对 称 结 构 以 保持 电 路 的 平 衡 工 作 .在 版 图 设 计 中 严 格 采 用 了 对 称交 叉 结 构 ,以 减 小 工 艺 误 差 对 于 对 称 性 的 影 响 .并且 注 意 对 MB1、 MB2、 M F1、 MF2、 MM1 和 MM2 等选 择 了 较 小 的 沟 道 长 度 L,以 加 快 电 路 的 翻 转 速度 .比 较 器 后 级 的 Latch 见 图 3 .图 3 Latch电 路Fig.3 Latch2 .2 DAC 的 设 计电 容 DAC 所 占 面 积 本 来 就 很 可 观 ,设 计 中 为保 证 两 个 差 分 输 入 管 所 接 电 容 相 同 ,避 免 产 生 失配 ,在 Vin + 和 Vin - 两 端 分 别 接 上 了 同 样 大 小 的 电 容 ,见 图 1 .这 相 当 于 使 电 容 DAC 矩 阵 面 积 增 加 了 1倍 .考 虑 到 芯 片 的 成 本 控 制 和 成 品 率 ,对 14 bit 的DAC 必 须 采 取 M + N 的 主 从 结 构 以 节 省 所 占 芯 片的 面 积 ,即 用 电 容 作 高 位 MSB 的 主 DAC,后 N 位L SB(Least Significant Bit)占 用 芯 片 面 积 远 小 于 电容 DAC 的 电 阻 型 子 DAC .综 合 考 虑 面 积 和 精 度 的要 求 ,设 计 中 取 14 = M + N = 7 + 7 .7 位 电 容 DAC755 第 6 期 朱 丰 等 :电 容 阵 列 开 关 时 序 优 化 在 A/ D 转 换 器 中 的 应 用nts在 数 字 CMOS 工 艺 中 的 实 际 匹 配 精 度 可 达 12 bit,再 应 用 文 献 2中 介 绍 的 “ INL bounded” 导 通 逻 辑 ,可 进 一 步 提 高 到 14 bit .而 电 阻 型 DAC 匹 配 精 度 亦可 达 8 9 bit .因 此 ,整 个 DAC 可 满 足 电 路 的 设 计 要求 .此 时 电 容 矩 阵 为 2 128 = 256 = 16 16方 阵 .一 般 工 艺 中 ,电 容 方 阵 的 梯 度 误 差 可 分 为 两 部分 .设 g1 表 示 线 性 误 差 斜 率 , gq 表 示 二 次 误 差 斜 率 , 表 示 在 圆 片 上 各 芯 片 中 偏 离 主 线 性 轴 的 角 度 , q =12N 2 N - 1i = 0 q(x, y)i,则 误 差 表 达 式 为 s p ( x, y) = sp ( x,y)l + sp ( x,y)q - q =( g1 cos x + g1 sin x) +gq ( x2 + y2 ) - q .根 据 文 献 2,可 假 定 线 性 误 差 系 数 和 二 次 误 差 系数 关 系 为 : g1 = 2 gq = g0 , = 45 ,因 此 以 矩 阵 重心 为 原 点 ,可 算 得 实 际 电 容 矩 阵 的 误 差 分 布 .根 据误 差 公 式 计 算 得 到 实 际 分 布 的 误 差 数 值 见 图 4 .0 g0 + 4 g0 2 g0 - 0 g0 2 2 g0 - 0 g0 -3 2 g0 + 4 g0Vin - 7 J3 Vin- 2 g0 - 0 g0 0 g0 - 4 g0 2 g0 - 4 g0 2 2 g0 - 0 g06 Vin- Vin- 5 H- 2 2 g0 - 0 g0 - 2 g0 - 4 g0 !0 g0 - 4 g0 2 2 g0 - 0 g04 Vin- Vin- 1 H- 3 2 g0 + 4 g0 - 2 2 g0 - 0 g0 ?- 2 g0 - 0 g0 70 g0 + 4 g0Vin - 2 J8 Vin - sp ( x, y) = i ( x, y)i + q( x, y)图 4 矩 阵 误 差 分 布 和 导 通 示 意Fig .4 4 4 Error array and switching scheme图 4 中 连 接 Vin + 和 Vin - 的 电 容 各 占 8 个 .因 为Vi n- 端 8 个 电 容 在 转 换 器 工 作 过 程 中 始 终 导 通 ,所以 首 先 必 须 保 证 s um C1 (Vin - ) + + C8 (Vin - )和 s um C1 (Vin + ) + + C8(Vin + ) 基 本 相 等 .其 次因 为 INL 最 优 值 Vin + 电 容 误 差 序 列 max/ 23,4 ,故剩 下 的 8 个 电 容 中 max 越 小 越 好 .根 据 以 上 两 个 条件 可 以 基 本 确 定 连 接 Vin + 和 Vi n - 的 电 容 位 置 .在 连接 Vin + 的 8个 电 容 导 通 次 序 必 须 依 次 抵 消 梯 度 误 差的 积 累 6 .应 用 INL bou nded 算 法 设 计 的 导 通 顺 序如 图 5 所 示 ,此 时 梯 度 误 差 积 累 (INL)的 最 大 值 仅为 1 .414 g0 ,远 小 于 绝 对 工 艺 梯 度 误 差 4 g0 .考 虑 到实 际 主 DAC 电 容 矩 阵 共 256个 单 位 电 容 ,同 上 例 .当w = 128i= 1 1 (x, y)i/128i= 1 q(x,y)i = 1时 ,按 以 上 两 个 条件 可 确 定 连 接 Vin- 的 128个 电 容 的 位 置 ,于 是 得 到 整个 主 DAC 的 导 通 顺 序 .显 然 ,当 工 艺 不 同 (两 种 误 差的 比 率 不 同 )时 ,电 容 DAC 中 各 单 元 电 容 的 导 通 逻 辑也 有 所 不 同 .电 阻 型 子 DAC 的 输 出 连 接 到 每 个 单 位 电容 ,只 要 寄 存 器 中 的 A8 A13 任 为 1,则 第 6i = 02i Ai 个电 容 和 子 DAC 导 通 .根 据 以 上 设 计 的 数 模 转 换 器 的INL 仿 真 结 果 将 在 3 .1中 给 出 .3 仿 真 结 果3 .1 比 较 器 仿 真利 用 H spice 对 比 较 器 电 路 进 行 仿 真 ,设 置 工 作频 率 为 3 .6 MH z, Vr ef = VCM = 2 .5 V,比 较 器 输 入模 拟 比 较 电 压 Vin = 3 .540 649 V,Vi n 接 入 的 DAC电 压 为 理 想 标 准 电 压 , 此 时 比 较 器 工 作 的 波 形见 图 5 .图 5 比 较 器 工 作 波 形Fig .5 Simulation waveform of the comparator图 5 波 形 显 示 ,与 预 期 相 符 ,比 较 器 在 时 钟 信号 上 升 沿 得 出 比 较 结 果 , Vin + 大 于 VCM 即 Vin - 时 ,比较 结 果 为 高 电 平 ,反 之 则 为 低 电 平 .3 .2 主 DAC矩 阵 INL 仿 真根 据 INL bounded 算 法 ,利 用 Matlab 对 128个 Unit 电 容 矩 阵 产 生 的 INL 进 行 仿 真 , w 如 2 .2节 中 定 义 .因 一 般 数 字 CMOS 工 艺 的 匹 配 精 度 为855 江 南 大 学 学 报 (自 然 科 学 版 ) 第 4 卷 nts12 bit,所 以 设 16 16 电 容 矩 阵 中 失 配 误 差 恰 为 12bit 下 的 1 LSB,则 经 归 一 化 后 的 INL 仿 真 结 果 见图 6 .可 见 ,匹 配 精 度 正 好 可 以 提 高 到 14 个 bit .图 6 DAC 矩 阵 INL 仿 真Fig.6 INL simulation results of DAC3 .3 系 统 设 计 仿 真 结 果实 际 芯 片 采 用 0 .6 m 2P2MCMOS 工 艺 设 计实 现 ,用 Starsim 进 行 数 模 混 合 系 统 仿 真 ,所 得 系 统参 数 见 表 1 .设 计 的 SAR ADC 版 图 见 图 7 .表 1 ADC 系 统 性 能 仿 真 参 数Tab.1 Systemsimulation result of ADC工 艺 0 .6 m CMOS 2P2MINL 0 .45 LSB功 耗 8 .25 mW分 辨 率 14 bit供 电 电 压 5 V版 图 面 积 1 494 m 1 510 m采 样 频 率 3 .6 MHz图 7 SAR ADC 版 图 设 计Fig .7 Layout of SAR ADC4 结 语在 分 析 SA R ADC 功 耗 与 误 差 来 源 的 基 础 上 ,结 合 具 体 芯 片 的 设 计 要 求 ,综 合 运 用 已 有 的 INLbounded 算 法 及 其 推 广 结 果 ,对 SAR ADC 中 主DAC 的 导 通 顺 序 进 行 了 优 化 ,同 时 通 过 改 进 内 部 比较 器 结 构 降 低 了 转 换 器 的 功 耗 水 平 .由 于 综 合 了 各 INL bounded 算 法 的 优 点 ,设 计取 得 了 较 好 效 果 ,且 对 DAC 设 计 具 有 较 为 普 遍 的指 导 意 义 .优 化 后 使 用 7 + 7 位 结 构 DAC 的 SARADC 其 分 辨 率 可 达 14 bit,INL 不 超 过 0 .45 LSB,比 优 化 前 提 高 了 2 倍 以 上 .比 较 器 采 用 preamp +gain 级 加 后 级 la tch 的 结 构 ,成 功 地 使 功 耗 控 制 在8 .25 m W,该 设 计 已 在 0 .6 m2P2M CMOS 工 艺 下实 现 ,有 良 好 的 应 用 前 景 .参 考 文 献 :1 eert A M, Van der Plas, Jan Vandenbussche, et al .A 14-bit Intrinsic accuracy Q2 random walk CMOS DAC J .IEEEJournal of Solid-State Circuits, 1999, 34(12):1708 -1718.2 Cong Yong-hua, Geiger R L . Switchi