VerilogHDL学习总结.doc

1、 Module part ( ); 其后面的分号；必不可少；2、 Wire 7:0 a,b; wire 15:0 c; 如何将a和b连接起来复制给c？ C=B,C,注意是大括号。3、 如何运用A?B:C;进行赋值，A为1时，赋值B，否则赋值C。4、 在always和 initial中只有寄存器量可以被赋值。切记！5、 模型名能以数字、下划线开头吗？6、 存储器单元的定义，存储器单元不能作为输入输出参数吗？7、 x、z给输出时，应为0还是1？8、 不同进制的整型能否相比较？如wire 3:0 a，a9?9、 Verilog 语句中if语句结尾没有end，而case语句尾部有endcase？10、异步置位中的wait语句的运用11、quartus中状态机的设置问题？12、可以用assign q=(sel= =1)?A:(sel= =2)?B:(sel= =3)?C:D; 等价到case语句。13、D_latch dff0 7:0 (d7:0,clk,q7:0); 该语句同时描述了8个D_latch模块。14、case语句中，当某一情况无任何操作时，其格式是什么？15、q3:0=Q0:3; 则其实为q3=Q3，q2=Q2，16、-8d5 / 这个表达式代表5的补数（用8位二进制数表示）；17、8d0011_1010,下划线为合法，提高了可读性。18、对存储器进行地址索引的表达式必须是常数表达式。19、如何查看测试验证模块运行的输出结果？20、函数中for循环不能有变量？21、宏定义时，其引用也要加上引号“”，如define cube 2b01，则后面应用时要用“cube”22、阻塞性赋值与非阻塞性赋值的区别：前者顺序执行，后者并行执行，同一时间步结束时赋值。23、Quartus II中状态机的设计技巧(原创)Quartus II中对状态机的设计有一些特别的规定，如果不了解这些规定在设计的时候常常使人产生困惑。 对于Verilog HDL这些规定是: 1.The Always Construct that describes the state machine is clocked. 2.All assignments to the signal or variable that represents the state machine are within the Always Construct. 3.The state machine has more than two states. 4.The state register is not used as an output of the module. 5.The state transition logic does not use arithmetic operators. For example, this condition is not met if the state transition logic uses the expression next_state = state + 1;, which contains the arithmetic operator +. 其中第5.条是一条很强的约束，从各种程序测试结果来看，状态变量(state和next_state)除了可以用于case (state)语句以及条件判别(state=s1)和状态参数赋值next_state=s1以外，不能用于其它的操作，这就是为什么常常不能综合成状态机的原因。我们可以这样来判断：将状态变量(state和next_state)和状态参数(s1,s2.)看成一些特殊的变量或者标识符，可以用状态参数或者状态变量对另外的状态变量赋值或者判别它们是否相等，但是它们不是数，一旦将它们看成数，例如state=s1+1或者states1=1b1(等数学操作)就不能综合成状态机。因此传统one-hot编码程序风格(位索引方式): case (1b1) begin states1: . end 不能综合成状态机。Quartus II中状态机的编码风格是可选择的，通过状态机处理逻辑选项，可以选择四种方式： 1.自动格式：编译程序自动选择最好的状态机编码格式(缺省格式)； 2.最少位格式：用最少位数的状态机编码格式； 3.one-hot格式：one-hot一般译成一位热码格式，传统的格式是每种状态中只有一位是1其它位是0，而Quartus II中与此不同，Quartus II的reset状态是全0，其它状态有两位是1(其中最低位是1)，其它位是0，这样的效果与传统的格式是一样的，每一位可以定一种状态，好处是上电的时候自动设置成reset状态(全0)； 4.用户编码格式：用用户写的状态机编码格式(可能编译程序还会修改其中的一些编码)； Quartus II中还可以选择是否提取Verilog或者VHDL状态机： 1.提取状态机：编译程序用特殊技术优化状态机减小面积和改进性能(缺省方式)。这时综合将报告状态机的状态数和状态机的编码结果，在RTL Viewer中可以看到状态机，这就是我们说的综合成了状态机； 2.不提取状态机：编译程序用通常方式优化状态机。这时综合报告不报告状态机的状态数和编码结果，在RTL Viewer中看不到状态机，但是只要程序是正确的，实际还是综合成了状态机存，运行的结果也是正确的，传统one-hot编码程序风格(位索引方式)最好选择此选项。 综上所述，Quartus II缺省设置时已经用特殊技术优化状态机减小面积和改进性能，它与具体状态编码格式关系不大，我们在设计状态时应该按照Quartus II的规则，应重点关注状态机的功能设计，编码格选一种能综合成状态机的既可，同时注意将reset状态设置为全0。24、简单cpu处理器的设计：软核（soft core）：功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型。固核( firm core）：在某一FPGA器件上实现的，经验证是正确的，且总门数在5000以上的电路结果编码文件。硬核( hard core)： 在某一种专用继承电路工业的（ASIC）器件上实现的，经验证是正确的，总门数在5000以上的电路结构版图掩膜。25、有启发的实例：Module decoder（out,in）;Output 7:0 out;Input 2:0 in; Assign out=1b1in;Endmodule26、Xo=xi - shift+1yibitwidth-1,yibitwidth-2:shift :其中，shift+1yibitwidth-1表示，重复shift+1次yibitwidth-1位，若shift=1，则Xo=xi - yibitwidth-1,yibitwidth-1,yibitwidth-2:shift.该式子数学表达式为：xo=xi-yi*2-2。它的启发点为：1、首先，在计算有符号数时，正负数均采用的为补码形式，2、在补码形式下，正数高位补零，其值不变，负数高位补一，其值不变。26、左移一位If（data15:14=2b00）|(data15:14=2b11)） data=data14:0,1b0;Else data=(data15?16b1000_0000_0000:16b0111_1111_1111;说明：因为在data15:14=2b01时，正数左移数据溢出，故取最大值16b0111_1111_1111 在data15:14=2b10时，负数左移数据溢出，故取最小值16b1000_0000