allegro16.5_笔记.doc

Cadence16.5学习笔记之（一）器件库、原理图在这里将记录自学Cadence16.5的点点滴滴，虽然入门比较难，但是不涉及PCB及PCB封装的操作还是比较简单的。一、简单快捷键R旋转器件方向(选中时)V元件的镜像（水平）H元件的镜像（竖直）F放置电源G放置地W放置连线J放置节点N放置网络标号T放置文本备注（Ctrl + Enter:换行）B放置总线X放置电器不连接F4自动放置线，一直按一直放。元件的复制：Ctrl + C或按住Ctrl，拖动元件即可。放置全局网络标号(级联多个原理图)：PlaceOff-Page Connector放置线、总线时，任意角度走线按住Shift键，再走线。二、查找元件、网络连接等对整个工程、或单个的页面进行如下类似操作。Edit-Browse-Parts：原理图画好了，选中工程，检查、查找定位器件Edit-Browse-Nets：网络连接，对于检查电源连接有帮助Edit-Browse-Off-Page Connector：显示工程中所有，原理图页面之间的网络连接（即归纳显示出所有全局网络标号）Edit-Browse-DRC Markers:DRC检查，显示出DRC电器检查的错误。（删掉这些错误：Tools-Designe Rules Cheak-Yes-Action-Delete existing DRC marker-Yes）Ctrl + F：搜索定位元件、网络，如在PCB布局、布线时（勾选）。以下类型选项：Parts:查找元件Nets:查看网络连接Power/GND:查看电源、地的网络连接Flat Nets:查看电源、地的网络连接(功能更强大)三、元件的更新或替换选择工程对话框中的File -Design Cache-右键-Replace Cach-.-是否保留元件的遗留属性，可以将封装更新过来同样的操作，如果器件库中器件属性有改动，则更新元件（但不能将封装更新过来）：File -Design Cache-右键-Updata Cach四、选中元件1、单个选中、Ctrl + 选中元件、区域选中（整体移动），移动时电气连接是存在的，如果按住Alt再移动，则电气连接断开。2、修改元件属性3、批量添加元件封装：单个修改，双击添加单个批量修改：修改元件库的封装属性好用Replayce的方法所有批量修改：选中页或工程的，Edit Object Properties五、生成网表(非常重要，不能出任何错误)1、检查工程所有电气连接（Design Rulse Cheak）2、工程全部重新索引编号（Unconditional reference updata:无条件重编）3、创建网表：Creat NetListPCB Editor默认设置OK:等待网表生成结束六、生成元件清单、制作PDF原理图1、法1元件清单：ReportCIS Bill of MaterialsStandard，选择所需要的输出属性(快捷键:Shift + S)2、法2元件清单：ToolsBill of Materials默认OK3、打印原理图： 根据需要设置打 印要求。布线技巧之单点接地（一）单点接地单点接地有两种类型，一种是串联单点接地，另一种是并联单点接地。串联单点接地中，许多电路之间有公共阻抗，因此相互之间由公共阻抗耦合产生的干扰十分严重。串联单点接地的干扰：A点的电位是：VA = ( I1 + I2 + I3 ) R1A点的电位是：VB = ( I1 + I2 + I3 ) R1 + ( I2 + I3 ) R2C点的电位是： VC = ( I1 + I2 + I3 ) R1 + ( I2 + I3 ) R2 + I3 R3从公式中可以看出，A、B、C各点的电位是受电路工作电流影响的，随各电路的地线电流而变化。尤其是C点的电位，十分不稳定。这种接地方式虽然有很大的问题，却是实际中最常见的，因为它十分简单。但在大功率和小功率电路混合的系统中，切忌使用，因为大功率电路中的地线电流会影响小功率电路的正常工作。另外，最敏感的电路要放在A点，这点电位是最稳定的。另外，从前面讨论的放大器情况知道，功率输出级要放在A点，前置放大器放在B、C点。解决这个问题的方法是并联单点接地。但是，并联单点接地需要较多的导线，实践中可以采用串联、并联混合接地。再强调说明一点：单点接地:所有电路的地线接到公共地线的同一点，进一步可分为串联单点接地和并联单点接地。最大的好处就是没有地环路，相对简单，但是地线往往过长，导致地线阻抗过大。两个机箱的接地共用一个接地点，电位相同 当然不会有环路电流了，因为构不成环路。但是对于静电防护不利，设备外壳之间地线串联必将接地电阻加大，建议：设备还是单独接地，共用接地网，例如：用扁钢把各处的接地体连接起来。1、板框倒角：Manufacture-dimation/draft-chamfer 线性拐角Manufacture-dimation/draft-fillet 弧形拐角2、封装时候设置高度：peckage geometry/ Place_bound_top 下设置setup-areas-package Height/3、走圆弧线：原件自动对齐在placementedit模式下，选中需要对齐的器件，右键有align compement选项1.选中SetupApplication ModePlacement Edit mode2.按“CTRL”键，选中需要对齐的所有对象。3.点击右键右，或者在空白处按住Shift右键单击，选择Align component. 注意，如果元件散落成X,Y方向都有可能对齐的样式，软件会选择其中不会造成Align后元件重叠的那种方向进行对齐。（对齐的方向好像不能设置）4.右键选择“done”，表示元件对齐结束, # d8 G) Y, F- ( |6 G7 ; 2 p3 n因为倒进的dxf不一定是闭合的。所以第一步定要做。还有就是注意倒入时的单位，要和dxf单位一致。，1、导出CAD文件1、要确保你的零件里面place_bound_top里面是有加零件高度的2，在allegro里面把板子的厚度信息都填进去。3，export出来 emn,emp文件，然后再import PRO-E里面。4，也转个DXF文件来了，再import PRO-E，这样结合看，就更清楚了allegro 导出CAD所需文件file- export -DXF OUT1 文件名称要和和所出层gerber 文件名称相同2、lib 要手动加载，相同的名称gerber文件，点OK3按照下图的标示的各个步骤依次选择，最后ok即可4、export 导出即可不规则板框的routekeepin 生成1、首先在outline 下做出不规则板框。2、copy outline 应移动相对位移的命令 ，移动一个相对位置，然后 Zcopy 命令，选择outline 下缩进0.5 mm，然后删除copy的 原来边框，剩缩进的现有边框。3、利用shape-Compose shape 命令 ，将边框图 转换成 routekeepin 下的铜。然后再将其移动回板内即可。由板框得到route keepin1先要把outline 做成一个完整的外形shape -compose shape Active class选Board Geonmetry Add shape to subclass选Outline 选中outline 点鼠标右键，DONE2 点击 Edit 下的 Z-COPY shape ; Gj6 y7 a1 E3 # D* M* B0 p9 z6 $ Z copy to class/subcalss选 rutekeepin和all- h7 A2 |: , s size 选contractc/ t! D2 / G offset 输入相关数值。8. Hilight时的两种不同的显示方式（实线和虚线）1) 在setupuser preferencesdisplay中,勾上display_nohilitefont,则以实线显示,不勾则虚线显示,实线比较容易看清10. Color and Visibility 视窗过长,有的人在使用一阵子后会发现Color and Visibility 视窗过长不好关掉其视窗,这时有两个方法可解决.1) 关掉 Allegro程式然后删掉pcbenv路径下的allegro.geo,再进 Allegro 就会重设其视窗2) 将Allegro.geo 档中的Form.cvf_main 改其值6040043012. 当我们要RENAME背面元件时不成功1) 选Edit/property,选中背面所有元件（FIND中选component）,分配一个auto_rename属性,然后再rename一次.13. Rename1) Setup/user preference editor/misc/fst_ref_des可以设数值如501，它代表的意思是元件Rename后是从501开始如C501,R501等等14. 我们在走线时经常碰到这样的问题走线时候我们渴望RATS显示随著走线而改变以便走线 Setup/Drawing options之Display中的Ratsnest Points有两选项1) Pin to Pin (Rats在Pin之间显现)2) Closest end point (Rats随走线改变显示)24. 对於VCC,GND等这些线宽要求较高的信号, 在pin脚比较小,比较密的IC上走这些信号时就很容易產生line to line的错误,如果只是单纯的把线宽改小了来走也会產生L/W的错误.1) 在设这些信号的rule时,在constrain system master下的physical (line/vais)rule set etch value下,把min line width设為VCC, GND等信号一般要走的线宽值,2) min neck width设為那些特殊IC能走的线宽值,3) max neck length设為这段线宽减少了的线可以走多长.4) 然后在这些信号套上这个rule.以后在走线时就可以把特殊IC上的VCC,GND等信号的线宽改為刚才所设的那个min neck width值而不会出错.26. 做金手指零件时REF等五项内容摆放的层面（Assembly_Top OR Assembly_Bottom）1) 当金手指的两面做成同一个零件中时REF等五项内容只放在Assemble_top 层2) 当金手指的两面分开来做成两个零件对於Top层的零件其REF等五项内容放在Assembly_Top层对於Bottom层的零件其REF等五项内容放在Assembly_Bottom层29. Z_COPY命令在shape symbol和flash symbol格式中不能使用.1) 在setupdrawing sizetype去变换工作平臺的格式到可以使用Z_COPY的格式,用后再变回来即可.可省去subdrawing的繁琐.40、区域规则设置1、设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些。2、setup constraints constraint areas 选中arears require a TYPE property add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area 在制定区域画一个矩形 点击矩形框，调出edit property 指定间距（net spacing type）和线宽(net physical type) 在assignment table进行指定41、创建总线1、打开约束管理器（electronical constraint spreadsheet）2、显示指定网络飞线：Display show rats net 然后在约束管理器中选择要显示的网络3、如果要设置等长线，但是在线上有端接电阻，那么需要进行设置（x net），使得计算的时候跨过端接电阻。这就需要为每一个端接电阻设置仿真模型库，设置完成以后，就可以在约束管理器中的看到网络变为了x net4、添加信号仿真模型库：Analyze SI/EMI Sim Library 添加模型库 Add existing library local library path5、对每个新建添加模型：Analyze SI/EMI Sim Model 会显示出工程中的器件，然后为每个器件添加仿真模型。对于系统库里面的元件有自己的模型库，可以利用Auto Setup自动完成。对于系统库里面没有的模型，选择find model6、在约束管理器中，点击object 右键，即可利用filter选择需要选择的网络，可以选择差分对，x net等。7、创建总线：在约束管理器中，选择net routing wiring 然后选择需要创建为总线的网络 右键，create bus44、线长约束规则设置1、对线长的要求，实际就是设置延时，可以按照长度来设置，也可以按照延时来设置2、打开约束管理器 Electronic constraint set All constraint User defined 选择在设置拓扑结构时设置好的网络 右键选择SigXplore 在pro delay里选择。也就是说如果要想设置线长约束，需要先定义一个拓扑结构，然后再指定这个拓扑结构的网络约束。45、相对延迟约束规则设置（即等长设置）1、在设置相对延迟约束之前也需要先建立拓扑约束2、在拓扑约束对话框 set constraint Rel Prop Delay 设定一个新规则的名称 指定网络起点和终点 选择local（对于T型网络的两个分支选择此选项）和global（对于总线型信号）57、后处理1、添加测试点2、重新编号，便于装配。在原理图设计时时按照原理图中的位置进行编号的，但是这样在PCB中编号就是乱的。这就需要在PCB中重新编号，然后再反标注到原理图，步骤：Logic Auto Rename Refdes rename more 可以设置重新编号的选项 选择preserve current prefixes即保持当前的编号前缀。3、最好是在布线之前，对元件进行重新编号，否则，如果是在布线完成后再重新编号，可能会带来一些DRC错误。有一些DRC与电气特性是无关的，可能是由编号引起的，这时就可以不管这些DRC错误。4、在原理图中进行反标注：打开原理图工程文件 tools back annotate 选择PCB Editor 确定即可5、布线完成后，进行完整的检查，检查可能存在的各种DRC错误6、查看报告：tools report或者quick reports 最常用的是unconnect pin report；还有查看shape的一些报告，检查动态铜皮的状态，如果有的状态不是smooth就需要到setup drawing option中进行更新 update to smooth7、shape no net 即没有赋给网络的shape；shape island 检查孤岛；design rules check report8、在setup drawing option中可以看到unrouted nets，unplaced symbol，isolate shapes等。这只是一个大致的统计信息。但是要求所有的选项都是绿色的，即都没有错误。9、如果确定所有的设计都没有错误了，推荐进行一次数据库的检查，将错误完全排除掉。步骤：tools update DRC 选中两个选项 check 保证数据库是完整的display-userpreferences editorallegro 设置原点方法：setup - change drawing origin 多层同时敷铜（地）：先敷1层铜，然后选中铜，右键，copy to layers 然后再 选择 ETCH -下选中所需要添加的层。铜fill 的 栅格铜 和sold 铜切换铺设。选中铜，右键- parameters-fill style 下拉菜单中 选中Xhatch 后可以设置具体参数allegro拼板（同一块电路板） 2012-11-19 15:38:05 拼版有无间隙拼版，及有间隙拼版，有间隙拼版的拼版间隙不要小于1.6（板厚1.6的）mm 不然会大大增加铣边的难度拼版工作板的大小视设备不一样就不一样，无间隙拼版的间隙0.5mm左右 工艺边不能低于5mmPCB厂家拼板不加收钱的，V-割拼板看图片。邮票孔一般用1.0mm的孔，间距2mm，放3个为一组。一般是PCB厂会免费帮你排版的。向左转|向右转allegroPCB在布线的时候，有时候为了方便制版，需要拼板。我们可以利用复制命令复制电路板并放置，如下图。在放置的时候，最好使用命令窗口输入坐标值，来选择参考点坐标和定位坐标。不然，在对齐丝印层的时候会产生偏差。1、现将单板输出gerber文件。以备后用。但是新复制的电路元器件标号都出现*，就是丝印层有问题，接下来看看如何修改。2、删除带*的所有板层字符。3、然后导入上面生成的gerber文件的丝印层文件。按照上图设置。点击loadfile，丝印层就会粘结到鼠标上，然后选择和复制电路板同样的定位坐标，定位。将上面的拼板生成gerber文件然后将test.brd重新生成silktop丝印层，替换上面的顶层丝印文件就好了。不同电路板的拼板问题，因为有时候我们为了减少工程费用，就将不同的电路板拼板。当然了，你也可以不拼版，如果$比较多的话，。下图是新PCB，我们需要将它和旧PCB拼板（上一篇文章拼板后的PCB）， 我们先将新PCB版做成一个模块，然后在旧PCB版中添加。按照下面图片操作。框选整个PCB，然后输入参考点坐标，建议使用命令窗口输入坐标值，然后保存为*.mdd。接下来将该*.mdd文件复制到旧PCB工程目录，你可以不复制，但是要在旧PCB工程里面设置模块库路径到你存放该模块的路径，我这里直接复制了，省事。在旧PCB工程中按照下图设置。红色圈中的PCB就是被放的模块，在放置模块的时候，需要输入模块名称的，不然不可以放置，这里特别说明一下，定位坐标最好使用命令窗口输入坐标值。接下来我们看看这个模块的细节放大图。我们发现，在新模块的，所有元器件标号都加入了放置前我们输入的模块名称，我们要删除它，我不知道怎么直接删除，就使用了类似上一篇文章的方法。 接下来，我们在新PCB工程中生成正常的，丝印层的gerber文件，如下图。然后在我们旧PCB工程中的处理丝印层的test.brd中导入新PCB的丝印层文件，设置如下图，就行了，点击loadfile，然后按照上面放置模块参考点坐标和定位坐标，放置丝印层就行了。下图是细节放大，可以看到那个模块名称都没有了，这样丝印层就处理好了，我们出完拼板后的gerber文件，然后与用处理过的topsilk，替换其中的topsilk就行了。好了拼板就说到这里，主要注意参考点坐标和定位坐标，不可以有偏差，最好使用命令窗口