GSM时延估计及时延校正详细设计模块.doc

1.1 时延估计基本原理在GSM光纤主从系统中，针对下行链路，为了确保所有RE能够同时进行数据发送，需要通过测量所有远程RE与REC间的链路时延来建立两者间的同步；而针对上行，为了确保每个RE接收的下变频数据和其从机通过光模块传输的基带数据同时进行发送，需要测量相邻两个RE之间的时延建立两者间的同步。GSM光纤主从系统级联方式如图1所示：图1 GSM光纤主从系统级联方式图1中，k，l，m，n 。又由级联方式可知，图2中，各时间值关系如下：，= t3 + t4， ，图2 REC与RE时延估计值关系以图2中、为例说明各RE需要测量到的时延估计值，、需要分别测量出t1、t值，t1值可以通过算法直接测量来实现，但是t值只能由t=t1+t2来完成。以图3中的为例说明具体的测试方法。图3 时延估计具体测试方法框图假设REC与RE1的系统的工作频率为Fs，时钟周期Ts=1/Fs，Tf为基站帧的时间周期，CPRI一个基站帧的时钟周期为10ms，则Tf =10ms。系统每次上交流电并且CPRI链路正常工作后， 在接收到REC发送的第n个基站帧的帧头时，将一个计数器清0并且开始计数，并在最近一次向REC发送基站帧（假设此时的帧号为m）时，该计数器停止；这样，计数器的计数值乘以计数器时钟周期Ts就可以得到端接收和发送端口的基站帧时间差Trx-tx；也可以得到接收和发送端口的帧号差(n-m)。将本端的基站帧时间差Trx-rx和帧号差(n-m)通过上行数据链路传送到REC。同样，REC在发送帧号为n帧的基站帧时，将一个计数器清0并开始计数，并在最近一次收到发送来的基站帧（假设此时的帧号为k）时，该计数器停止计数；这样，该计数器的计数值乘以计数器计数周期Ts就可以得到REC端发送和接收端口的基站帧时间差Ttx-rx；也可以得到REC端发送和接收的帧号差(n-k)。这样，有下面的等式成立：Ttx-rx +(n-k)Tf =Tcable-delay + Trx-tx + Tcable-delay (n-m)Tf 式（1）所以光纤时延为：Tcable-delay (Ttx-rx +(n-j)Tf - Trx-tx -(n-m)Tf )/2 (Ttx-rx - Trx-tx +（m-k）Tf)/2 式（2）REC接收传送来的Trx-tx和(n-m)，与本端测量的Ttx-rx和(n-k)一起，使用上面的公式进行计算即可得到链路传输的时延值Tcable-delay。在GSM数字光纤系统中，主从机之间的时延最大值在150us左右，而基站帧的时间为10ms，因此，式（2）中的m、k一定相当，即主机发送出的第m帧基站帧，经过光纤时延后，从机收到的最近的基站帧必然也为第m帧。因此计算公式变为：Tcable-delay (Ttx-rx - Trx-tx +（m-k）Tf)/2 (Ttx-rx - Trx-tx)/2 式（3）同时，CPRI模块输出两个周期为10ms的脉冲信号，一个脉冲信号的上升沿对应的是发送基站帧的帧头，一个脉冲信号的上升沿对应的是接收基站帧的帧头，在进行时延测量时，可以利用该脉冲的上升沿触发或者停止定时器。同样，该方法可以测量出REC与网络中所有RE的时延值。1.2 时延估计模块算法流程图4以4个RE级联的方式为例，表示第一级联支路中的第x台RE，该RE的设备编号为1x，。该级联支路的时延统计值，其它支路亦是。在整个GSM主从光纤系统中，需要在REC或者RE的本地监控中都能够查到REC和所有RE的两个时间值：每台RE到REC的时延值和每台RE的时延校正值。如到REC的时延值 ，的时延校正值就等于，Ti 表示每台RE到REC的时延估计值。图4 GSM光纤主从系统中各时延值之间的关系因此，时延估计主要分为两个部分：时延估计值的测量与时延校正值计算。主控程序完成对整个时延估计流程的控制与计算，时延估计值应由REC或者RE共同完成测量后再上传给主控程序，通过主从通讯将所有的时延估计值上传给REC的主控程序，由其统一进行计算后将得到的结果设置到各RE的主控程序中。1.2.1 模块输入对主机而言，模块输入包括：信号名描述备注时钟FPGA的输出76.8M复位信号芯片复位信号启动时延测量参数主控程序发出，用于启动REC对4个RE的时延估计测量REC发送的基站帧脉冲信号CPRI接口模块输出，用于指示REC发送的基本帧帧头。REC接收的基站帧脉冲信号CPRI接口模块输出，用于指示REC接收的基本帧帧头。级联支路1的第1级RE发送的定时器值CPRI1第1级RE用于时延估计的定时器值定时器计数时钟值，定时器时钟为76.8M级联支路2的第1级RE发送的定时器值CPRI2第1级RE用于时延估计的定时器值定时器计数时钟值，定时器时钟为76.8M级联支路3的第1级RE发送的定时器值CPRI3第1级RE用于时延估计的定时器值定时器计数时钟值，定时器时钟为76.8M级联支路4的第1级RE发送的定时器值CPRI4第1级RE用于时延估计的定时器值定时器计数时钟值，定时器时钟为76.8M对从机而言，模块输入包括：信号名描述备注时钟FPGA的输出76.8M复位信号芯片复位信号启动时延测量参数主控程序发出，用于启动当前级RE到最近下一级RE的时延估计测量时延校正值当前级RE的时延校正值时钟数，76.8MRE发送的基站帧脉冲信号CPRI接口模块输出，用于指示RE发送的基本帧帧头。RE接收的基站帧脉冲信号CPRI接口模块输出，用于指示RE接收的基本帧帧头。后级RE发送的timer2值用于计算当前级RE与最近上一级RE之间的时延估计值定时器计数时钟值，定时器时钟为76.8M1.2.2 模块输出对主机而言，模块输出包括：信号名描述备注级联支路1的第一级RE时延估计值用于CPU查询，最终提供给主控。时钟数，76.8M级联支路2的第一级RE时延估计值用于CPU查询，最终提供给主控。时钟数，76.8M级联支路3的第一级RE时延估计值用于CPU查询，最终提供给主控。时钟数，76.8M级联支路4的第一级RE时延估计值用于CPU查询，最终提供给主控。时钟数，76.8M对从机而言，模块输出包括：信号名描述备注当前级的时延估计测量值当前级RE与最近下一级RE之间的时延估计测量值。时钟数，76.8MRE的时延估计timer2值RE向前级RE发送的定时器2值时钟数，76.8M1.2.3 算法流程Step1：针对REC和每台RE而言，由主控程序向数字单元FPGA的内嵌CPU设置“启动时延测量”参数，CPU再通过SPI接口向逻辑单元设置该参数，完成启动功能。转到Step2和Step3。 主控程序判断“启动时延测量”成立的条件是：1，系统上电并CPRI链路工作正常； 2，CPRI告警恢复；Step2：若FPGA内部的时延估计模块接收到“启动时延测量”参数有效后，完成以下两大主要功能：A） 查找最近发送的基站帧帧头，若找到，则启动定时器2，直到最近接收到下一级RE发送的基站帧帧头时停止定时器，保存定时器2值。 查询下一级从机是否已发送其测试得到的定时器1值，若已发送，则保存，并根据式（3）计算自身到下一级RE之间的时延值。即如图4的T12，T23等。 将计算结果保存并通过CPRI协议中的用户自定义控制字将值上传至REC。B) 判断当前是否收到上一级REC或者RE发送的基站帧帧头，若收到，则开启定时器1，直到最近向上一级REC或者RE发送基站帧帧头时停止，保存定时器1值。 将定时器1值通过CPRI协议的用户自定义参数上传至前级REC或者RE。转入Step4。Step4：FPGA内嵌CPU通过SPI接口查询逻辑单元可得到当前级的时延估计值，当REC或者RE的主控程序查询FPGA内嵌CPU时，即可知道当前级的时延估计值。Step5：对REC的主控程序而言，查询各RE的主控程序即可得到每个RE测量出的时延估计值，主控程序将每级联支路的所有RE测出的时延估计值进行计算，即可得到每个RE与REC的时延值，同时，以最大的时延值为基准，REC的主控程序还必须计算出每个RE的时延校正值，计算完毕后，通过主从通讯，使用CPRI链路中的HDLC数据将时延值和时延校正值发往各RE的主控程序。转入Step6；Step6：各RE的主控程序接收到REC发送的时延值和时延校正值后，将它们通过UART或者I2C写入FPGA内嵌CPU，CPU再将时延校正值写入逻辑单元，以供时延校正模块作为校正基准。图5 GSM光纤机时延估计流程A图6 GSM光纤机时延估计流程B1.2.4 算法架构图7 时延测量算法架构整个算法由图7所示模块构成，主要分成两个较大模块：定时器模块及计算模块。1） Timer1 ModuleTimer1用于配合最近上一级的REC或者RE进行上级RE的时延值测量。 Timer1 Start在CPRI1接收基站帧脉冲信号的上升沿开始启动定时器1。 Timer1 Stop在CPRI1发送基站帧脉冲信号的上升沿停止定时器1.。 Timer1 Count定时器1启动并且未停止情况下，定时器1自动计数。2） Timer2 ModuleTimer2用于完成当前级RE到最近下一级RE之间的时延值测量。 Timer2 Start在CPRI2发送基站帧脉冲信号的上升沿开始启动定时器2 Timer2 Stop在CPRI2接收基站帧脉冲信号的上升沿停止定时器2。 Timer2 Count定时器2启动并且未停止情况下，定时器2自动计数。3） Calculate Module Calculate TimeDelay利用自身计数得到的Timer2与下一级RE上传的Timer1值计算得到当前级REC或者RE与下一级RE之间时延估计值 8-average对计算得到的时延估计值做8次平均后保存，以备主控程序的查询。1.3 时延校正基本原理在GSM光纤主从系统中，对下行链路，RE在每次接收到REC或者其前一级RE的CPRI数据时，在将IQ基带数据送入上变频芯片GC5016之前需要做延时，其延时值为整个主从网络中的延迟最大的RE与自身的时延值之差，以确保所有RE能够同时发送数据，这就是下行链路的时延校正；对上行链路，每个RE接收的下变频数据在输出上行去噪模块后，需要做延时，其延时值为整个主从网络中的延迟最大的RE与自身的时延值之差，延时输出的数据与其最近的后一级RE通过CPRI接口发送的数据做求和，确保得到的数据由CPRI链路同时送入到它的前一级RE或者REC中，这就是上行链路的时延校正。1.4 时延校正详细设计1.4.1 模块输入信号名描述备注时钟FPGA的输出76.8M复位信号芯片复位信号I/Q同步信号用于指示I/Q数据有效，上升沿对应I/Q