基于FPGA的六十进制计数器.doc

实验名称：六十进制计数器1. 实验目的：掌握160计数器的使用及原理。学习用74160计数器设计六十进制计数器。熟悉Quartus II的使用，熟练掌握程序的编译，波形的仿真及下载的过程。2实验内容： 编写六十进制计数器的程序，并编译，下载到试验箱中查看结果。3. 实验方案（程序设计说明）74160是一个4位二进制的计数器，它具有异步清除端与同步清除端。异步清零功能是指只要引脚nRd有效电平到来，无论有无CLK脉冲，输出为0。同步置数功能是指当引脚nLd为有效电平时，计数功能被禁止，在CLK脉冲上升沿作用下D0D3的数据被置入计数器并呈现在Q0Q3端。用两片74160设计制作六十进制计数器。4. 实验步骤或程序（经调试后正确的源程序） 见附件A5程序运行结果十进制计数器六十进制计数器6出现的问题及解决方法无附件A 实验步骤或程序：十进制计数器程序：library ieee;use ieee.std_logic_1164.all;entity count10 isport(ep,et,clk,nld,nrd: in std_logic; d: in std_logic_vector(3 downto 0); q:buffer std_logic_vector(3 downto 0); c:buffer std_logic );end count10;architecture rtl of count10 isbeginprocess(ep,et,clk,nld,nrd,d)beginif ep=1 and et=1 then if nrd=0 then q=0000; c=0; else if clkevent and clk=1 then if nld=0 then qq=0001;cq=0010;cq=0011;cq=0100;cq=0101;cq=0110;cq=0111;cq=1000;cq=1001;cq=0000; c=0;end case; end if; else q=q; c=c; end if;end if;else q=q; c=c;end if;end process;end rtl;管脚设置：六十进制计数器：程序：library ieee;use ieee.std_logic_1164.all;entity count60 is port(CLK:in std_logic; Q1,Q0:buffer std_logic_vector(3 downto 0); C:buffer std_logic);end count60;architecture rtl of count60 issignal S1,S2,S3,S4:std_logic; component count10 port(EP,ET,CLK,nLd,nRd:in std_logic;C:buffer std_logic; D:in std_logic_vector(3 downto 0); Q:buffer std_logic_vector(3 downto 0); end component;begin A1:count10 port map(1,1,CLK,S1,1,S3,0000,Q0,); A0:count10 port map(S4,S4,CLK,S1,1,S2,0000,Q1,); S1