嵌入式CISC模型机设计.docx

目录1：课程设计题目12：嵌入式CISC模型机数据通路框图13：操作控制器的逻辑框图14：模型机的指令系统和所有指令的指令格式25：所有机器指令的微程序流程图或CPU操作流程图36: 操作控制器单元47：嵌入式CISC模型计算机的顶层电路图68：汇编语言源程序69：机器语言源程序710：机器语言程序的功能仿真波形图及结果分析811：进行时序仿真是芯片的引脚分配812：故障现象和故障分析813：软件清单，含各个部件的VHDL源程序(.VHD)或图形描述文件(.gfd)813.1:ALU单元813.2: 状态条件寄存器单元1113.3: 暂存寄存器单元1213.4: 3选1数据选择器1313.5：5选1数据选择器1413.6: 程序计数器单元1513.7: 地址寄存器单元1713.8: 主存储器单元1713.9: 指令寄存器单元1813.10: 时序产生器单元1913.11: 微程序控制器单元2013.11.1: 地址转移逻辑电路2113.11.2: 微地址寄存器2313.11.3: 微地址转换器2513.11.4: 控制存储器2613.11.5: 微指令寄存器2813.11.6: 微地址转换器3013.11.7: 指令代码转换器31311：课程设计题目设计一台嵌入式CISC模型计算机：采用定长CPU周期、联合控制方法，并完成一定功能的机器语言源程序进行验证，机器语言源程序功能如下：输入5个有符号整数（8位二进制补码表示），求所有正数的平方和并输出显示。2：嵌入式CISC模型机数据通路框图模型机由CISC微处理器、地址寄存器AR、ROM存储器组成。微处理器有算数逻辑单元ALU、状态条件寄存器、累加器AC、数据暂存器R、通用寄存器R0R3、程序计数器PC、指令寄存器IR、操作控制器和时序产生器组成。模型机数据通路如图2-1所示：图2-1 模型机数据通路框图说明：外部时钟信号上边沿有效。3：操作控制器的逻辑框图微程序控制器主要由控制存储器、微指令寄存器和地址转移逻辑电路三大部分组成，其中微指令寄存器分为微地址寄存器和微命令寄存器两部分。微程序控制器在T4内形成微指令的微地址，并访问控制存储器，在T2的上边沿到来时，将读出的微指令打入微指令寄存器，即图中的微命令寄存器和微地址寄存器。微程序控制器组成原理框图如下图3-1所示。图3-1 微程序控制器组成原理框图4：模型机的指令系统和所有指令的指令格式为了完成求和功能，系统设计了9条指令：IN（输入指令），MOV（将一个数送入寄存器），CMP（完成比较功能），JB（小于等于跳转），ADD（两数相加），DEC（自减1），JMP（无条件跳转），MUL(两数相乘)，OUT（输出）。助记符号指令格式功 能IN Rd 1 0 0 0Rd将数据存到Rd寄存器OUT Rs1 1 1 1Rs(Rs)LEDADD Rs,Rd1 1 0 0Rd(Rs)+(Rd) RdCMP Rs,Rd1 0 1 0RsRd(Rs)-(Rd),锁存CY和ZIDEC Rd1 1 0 1Rd(Rd)+1RdMOV Rd,data1 0 0 1RddatadataRdJMP addr1 1 1 0addraddrPCJB addr1 0 1 1addr若小于，则addrPCMUL Rs,Rd0001RsRd(Rs)*(Rd)Rd说明：对Rs和Rd的规定：Rs或Rd选定的寄存器0 0R00 1R11 0R21 1R3模型机规定数据的表示采用定点整数补码表示，单字长为8位，其格式如下：76 5 4 3 2 1 0符号位尾数5：所有机器指令的微程序流程图或CPU操作流程图微程序控制器的设计过程如下：（1）根据指令格式和指令系统设计所有机器指令的微程序流程图，并确定每条微指令的微地址和后继微地址；（2）设计微指令格式和微指令代码表；（3）设计地址转移逻辑电路；（4）设计微程序控制器中的其它逻辑单元电路，包括微地址寄存器、微命令寄存器和控制存储器；（5）设计微程序控制器的顶层电路（由多个模块组成）。DECJMPADDJBCMPMOVINMULFS=1FS=03020071312060F05040316150E0D0C0B0A0908020001PCARPC+1READ MBUSIRP(1)RsLEDPCARPC+1RdBUSBUSACRSBUSBUSACPCARPC+1RsBUSBUSACPCARPC+1SWBUSBUSRdRSBUSBUSACROMBUSBUSPCAC-1BUSBUSRdRdBUSBUSDRRdBUSBUSDRROMBUSBUSRdRdBUSBUSDRP(2)ROMBUSBUSPCAC+DRRdACDR锁存FC、FZAC*DRRd00000000000000000000OUT6: 操作控制器单元（1）设计微指令格式和微指令代码表CISC模型机系统使用的微指令采用全水平型微指令，字长为25位，其中微命令字段为17位，P字段为2位，后继微地址为6位，其格式如下：24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0LOAD LDPC LDAR LDIR LDRi RD_B RS_B S1 S0 ALU_B LDAC LDDR WR CS SW_B LED_B LDFR P1 P2 后继微地址由微指令格式和微程序流程图编写的微指令代码表如下所示，在微指令的代码表中微命令字段从左边到右代表的微命令信号依次为：LOAD、LDPC、LDAR、LDIR、LDRi、RD_B、RS_B、S1、S0、ALU_B、LDAC、LDDR、WR、CS、SW_B、LED_B、LDFR。微地址微命令字段P1P1后继位地址LOADLDPCLDARLDIRLDRiRD_BRS_BS1S0ALU_BLDACLDDRWRCSSW_BLED_BLDFR0000001110011001001111000000010000001100001000110111100001010100001010010110010010110100010000000111000111001001011000000000000100100000100101111100000010100010110000110110011111000000000001101000001001011111000000111000111100011100000111100000000000100010001110010011010000000000010011110011001001111000000011001010100001000110111100000010000101111100110010011110011000000011001000010001101111000000110001101100000100110111100001001000111011100110010011110000100120011111000010001000110000000000010010100011110000111100000000001001101000110010010110000000000101011000001001011111000010110010110100011111000111100000000010000001000110010010110000000001100001000011001001111000000000（2）设计地址转移逻辑电路地址转移逻辑电路是根据微程序流程图3-2中的棱形框部分及多个分支微地址，利用微地址寄存器的异步置“1”端，实现微地址的多路转移。由于微地址寄存器中的触发器异步置“1”端低电平有效，与A4A0对应的异步置“1”控制信号SE5SE1的逻辑表达式为： SE5=(FC+FZ)P(2)T4SE4=I7P(1)T4SE3=I6P(1)T4SE2=I5P(1)T4SE1=I4P(1)T47：嵌入式CISC模型计算机的顶层电路图在MAX+plus下设计的CISC模型机的顶层电路图如下图7-1所示。图7-1嵌入式CISC模型计算机的顶层电路图8：汇编语言源程序MOV R10 -R1置为0，保存累加结果 MOV R20 -R2置为0，判输入数据正负性，计输入数据的次数 MOV R35 -R3置为5，计输入次数 L1: IN R0 -外部输入数据存到R0 DEC R3 -R3减1 CMP R2,R0 -比较R2和R0的大小 JB L2 -若R2小于R0则跳转L2CMP R2,R3 -判断次数，若不到5次返回L1JB L1 -跳转到L1JMP L3 -若次数达到5次，跳转到L3，输出结果，程序结束L2: MUL R0,R0 - R0大于0，做平方运算，存到R0中ADD R0,R1 -R1用来存累加结果的，故将R0中的平方和R1的值相加CMP R2,R3 -判断次数，若不到5次返回L1JB L1 -跳转到L1L3: OUT R1 -将正数的平方和输出 9：机器语言源程序根据设计的指令格式，将汇编语言源程序手工转换成机器语言源程序，并将其设计到模型机中的ROM中去。与汇编语言源程序对应的机器语言源程序如下：助记符 地址（十六进制） 机器代码 功能MOV1 R0,0 00 10010001 00H R0 01 00000000 MOV1 R1,0 02 10010010 00H R1 03 00000000 MOV1 R2,5 04 10010011 05H R2 05 00000101 L1:IN R0 06 10000000 (SW) R0DEC R3 07 11010011 (R0)-1R3CMP R2,R0 08 10101000 (R2)-(R0)JB L2 09 10110000 若小于，L2 PC 0A 00010000 CMP R2,R3 0B 10101011 (R2)-(R3) JB L1 0C 10110000 L1PC OD 00000110 JMP L3 0E 11100000 L3PC 0F 00010101L2: MUL R0,R0 10 00010000 (R0)*(R0) R0 ADD R0,R1 11 11000001 (R0)+(R1) R1CMP R2,R3 12 10101011 (R2)-(R3) JB L1 13 10110000 L1PC14 00000110L3: OUT R1 15 11110100 (R1) LED10：机器语言程序的功能仿真波形图及结果分析结果分析：输入的整数依次为01H，FFH，01H，02H，FFH。结果输出：06H。计算结果与事实相符，程序正确执行11：进行时序仿真是芯片的引脚分配在进行仿真时主要的引脚分配为：PCARIRCROMR0R1R2R3MUX1MUX2ALUPSWROM262322515161718283023112：故障现象和故障分析1 CMP指令一开始设为CMP R0，R2导致结果出错。原来JB指令是小于等于的时候跳转，所以导致结果取反。之后将CMP指令改为CMP R2，R0，结果程序正确。2 微程序控制器中采用全水平微指令，在设计AC*DRRd指令时忘记设计S0，S1为1，1，即控制为乘法时，变成了加法，导致结果出错。在仿真时发现结果不对，算的是加法，然后通过修改为乘法，结果正确。13：软件清单，含各个部件的VHDL源程序(.VHD)或图形描述文件(.gfd)13.1:ALU单元LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL; -有符号型ENTITY ALU ISPORT(A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);S1,S0:IN STD_LOGIC;BCDOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);CY,ZI:OUT STD_LOGIC);END ALU;ARCHITECTURE A OF ALU ISSIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(8 DOWNTO 0);BEGINPROCESS(S1,S0)BEGINIF(S1=0 AND S0=0)THEN -加法AA=0&A;BB=0&B;TEMP=AA+BB;BCDOUT=TEMP(7 DOWNTO 0);CY=TEMP(8);IF(TEMP=100000000OR TEMP=000000000)THEN ZI=1;ELSEZI=0;END IF;ELSIF(S1=0 AND S0=1)THEN -减法 BCDOUT=A-B; IF(AB)THEN CY=1; ZI=0;ELSIF(A=B)THEN Y=0; ZI=1;ELSE CY=0; ZI=0;END IF; ELSIF(S1=1 AND S0=1)THEN -乘法AA=0&A;BB=0&B;TEMP=AA*BB;BCDOUT=TEMP(7 DOWNTO 0);CY=TEMP(8);IF(TEMP=100000000OR TEMP=000000000)THEN ZI=1;ELSEZI=0;END IF;ELSIF(S1=1 AND S0=0)THEN -自减1 AA=0&A; TEMP=AA-1;BCDOUT=TEMP(7 DOWNTO 0);CY=TEMP(8);IF(TEMP=100000000OR TEMP=000000000)THEN ZI=1;ELSEZI=0;END IF;ELSEBCDOUT=00000000;CY=0;ZI=0;END IF;END PROCESS;END A;13.2: 状态条件寄存器单元LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LS74 ISPORT(LDFR:IN STD_LOGIC;CY,ZI:IN STD_LOGIC;FC,FZ:OUT STD_LOGIC);END LS74;-状态寄存器ARCHITECTURE A OF LS74 ISBEGINPROCESS(LDFR)BEGINIF(LDFREVENT AND LDFR=1)THEN FC=CY; FZ=ZI; END IF;END PROCESS;END A;13.3: 暂存寄存器单元LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LS273 ISPORT( D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK:IN STD_LOGIC; O:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END LS273;-通用寄存器ARCHITECTURE A OF LS273 ISBEGIN PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=1)THEN O=D; END IF; END PROCESS;END A;13.4: 3选1数据选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX3 ISPORT( ID:IN STD_LOGIC_VECTOR(7 DOWNTO 0); SW_B,CS:IN STD_LOGIC; N1,N2:IN STD_LOGIC_VECTOR(7 DOWNTO 0); EW:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END MUX3;-3选1数据选择器单元ARCHITECTURE A OF MUX3 ISBEGIN PROCESS(SW_B,CS) BEGIN IF(SW_B=0)THEN EW=ID;-从输入设备输入数据 ELSIF(CS=0)THEN EW=N2;-将ROM中读出的指令代码送入内部数据通路 ELSE EW=N1;-将5选1多路选择器的输出送入内部数据通路 END IF; END PROCESS;END A;13.5：5选1数据选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX5 ISPORT(C,D,E,F,G: IN STD_LOGIC;X1,X2,X3,X4,x5: IN STD_LOGIC_VECTOR(7 DOWNTO 0);W: out STD_LOGIC_VECTOR(7 DOWNTO 0);END MUX5;-5选1数据选择器单元ARCHITECTURE A OF MUX5 ISSIGNAL SEL: STD_LOGIC_VECTOR(4 DOWNTO 0);BEGIN SEL=G&F&E&D&C; PROCESS(SEL) BEGIN IF(SEL=11110) THEN -输出R0的内容 W=X1; ELSIF(SEL=11101) THEN -输出R1的内容 W=X2; ELSIF(SEL=11011) THEN -输出R2的内容 W=X3; ELSIF(SEL=10111) THEN -输出R3的内容 W=X4; ELSIF(SEL=01111) THEN -输出ALU的内容 W=X5; ELSE null; END IF; END PROCESS;END A;13.6: 程序计数器单元LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PC ISPORT( LOAD,LDPC,CLR:IN STD_LOGIC; D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); O:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END PC;-程序计数器ARCHITECTURE A OF PC ISSIGNAL QOUT:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(LDPC,CLR,LOAD) BEGIN IF(CLR=0)THEN QOUT=00000000; -将pc清0 ELSIF(LDPCEVENT AND LDPC=1)THEN IF(LOAD=0)THEN QOUT=D; -将数据总线的内容送入pc ELSE QOUT=QOUT+1; -PC+1 END IF; END IF; END PROCESS; O=QOUT;END A;13.7: 地址寄存器单元13.8: 主存储器单元LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ROM16 IS PORT(DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0);CS:IN STD_LOGIC);END ROM16;-主存储器单元ROM16ARCHITECTURE A OF ROM16 ISBEGINDOUT=10010001 WHEN ADDR=00000000 AND CS=0 ELSE - MOV R1,00 00000000 WHEN ADDR=00000001 AND CS=0 ELSE 10010010 WHEN ADDR=00000010 AND CS=0 ELSE -MOV R2,00 00000000 WHEN ADDR=00000011 AND CS=0 ELSE 10010011 WHEN ADDR=00000100 AND CS=0 ELSE -MOV R3,05 00000101 WHEN ADDR=00000101 AND CS=0 ELSE 10000000 WHEN ADDR=00000110 AND CS=0 ELSE - L1: IN R0 11010011 WHEN ADDR=00000111 AND CS=0 ELSE - DEC R3 10101000 WHEN ADDR=00001000 AND CS=0 ELSE - CMP R2,R0 10110000 WHEN ADDR=00001001 AND CS=0 ELSE -JB L2 00010000 WHEN ADDR=00001010 AND CS=0 ELSE 10101011 WHEN ADDR=00001011 AND CS=0 ELSE - CMP R2,R3 10110000 WHEN ADDR=00001100 AND CS=0 ELSE - JB: L1 00000110 WHEN ADDR=00001101 AND CS=0 ELSE 11100000 WHEN ADDR=00001110 AND CS=0 ELSE - JMP L3 00010101 WHEN ADDR=00001111 AND CS=0 ELSE - 00010000 WHEN ADDR=00010000 AND CS=0 ELSE -L2:MUL R0,R0 11000001 WHEN ADDR=00010001 AND CS=0 ELSE -ADD R0,R1 10101011 WHEN ADDR=00010010 AND CS=0 ELSE -CMP R2,R3 10110000 WHEN ADDR=00010011 AND CS=0 ELSE -JB L1 00000110 WHEN ADDR=00010100 AND CS=0 ELSE - 11110100 WHEN ADDR=00010101 AND CS=0 ELSE -L3:OUT1 R1 00000000;END A;13.9: 指令寄存器单元13.10: 时序产生器单元LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER ISPORT( Q,CLR:IN STD_LOGIC; T2,T3,T4:OUT STD_LOGIC );END COUNTER;-时序产生器单元ARCHITECTURE A OF COUNTER ISSIGNAL X:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN PROCESS(Q,CLR) BEGIN IF(CLR=0)THEN T2=0; T3=0; T4=0; X=00; ELSIF(QEVENT AND Q=1)THEN-当出现时钟Q上边沿时，计数器的值X+1 X=X+1;-由当前值X译码后产生节拍脉冲信号T2，T3，T4. T2=(NOT X(1)AND X(0); T3=X(1)AND (NOT X(0); T4=X(1)AND X(0); END IF; END PROCESS;END A;13.11: 微程序控制器单元微程序控制器单元微程序控制器的内部结构13.11.1: 地址转移逻辑电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDR IS PORT( I7,I6,I5,I4:IN STD_LOGIC; FZ,FC,T4,P1,P2:IN STD_LOGIC; SE6,SE5,SE4,SE3,SE2,SE1:OUT STD_LOGIC);END ADDR;-地址转移逻辑电路ARCHITECTURE A OF ADDR ISBEGIN SE6=1; SE5=NOT (NOT FC OR FZ ) AND P2 AND T4); SE4=NOT(I7 AND P1 AND T4); SE3=NOT(I6 AND P1 AND T4); SE2=NOT(I5 AND P1 AND T4); SE1=NOT(I4 AND P1 AND T4);END A;13.11.2: 微地址寄存器微地址寄存器内部结构LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MMM ISPORT( SE:IN STD_LOGIC; T2:IN STD_LOGIC; D:IN STD_LOGIC; CLR:IN STD_LOGIC; UA:OUT STD_LOGIC);END MMM;-带有异步清零和异步置一功能的触发器，由多个mmm组成微地址寄存器aaARCHITECTURE A OF MMM ISBEGIN PROCESS(CLR,SE,T2) BEGIN IF(CLR=0)THEN UA=0; ELSIF(SE=0)THEN UA=1; ELSIF(T2EVENT AND T2=1)THEN UA=D; END IF; END PROCESS;END A;13.11.3: 微地址转换器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY F1 ISPORT( UA5,UA4,UA3,UA2,UA1,UA0:IN STD_LOGIC; D:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END F1;-微地址转换器ARCHITECTURE A OF F1 ISBEGIN D(5)=UA5; D(4)=UA4; D(3)=UA3; D(2)=UA2; D(1)=UA1; D(0) DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT=1110011001001111000000010; END CASE; UA(5 DOWNTO 0)=DATAOUT(5 DOWNTO 0); D(18 DOWNTO 0)=DATAOUT(24 DOWNTO 6); END PROCESS;END A;13.11.5: 微指令寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MCOMMAND ISPORT( T2,T3,T4,I3,I2,I1,I0:IN STD_LOGIC; O:IN STD_LOGIC_VECTOR(18 DOWNTO 0); P1,P2,LOAD,LDPC,LDAR,LDIR,LDR0,LDR1,LDR2,LDR3,R0_B,R1_B,R2_B,R3_B,S1,S0,ALU_B,LDAC,LDDR,WR,CS,SW_B,LED_B,LDFR:OUT STD_LOGIC );END MCOMMAND;-微地址寄存器ARCHITECTURE A OF MCOMMAND ISSIGNAL DATAOUT:STD_LOGIC_VECTOR(18 DOWNTO 0);BEGIN PRO