纳米级CMOS技术下具有超低待机漏电电流的多电源ESD钳位电路的设计.docx

此文档收集于网络，如有侵权，请联系网站删除纳米级CMOS技术下具有超低静态漏电电流的多电源ESD钳位电路的设计 Chang-Tzu Wang,Student Menber,IEEE,and Ming-Dou Ker,Fellow,IEEE摘要：一个超低漏电电流多电源ESD钳位电路是用栅极电流来减少静态漏电电流，这个电路是由SCR和新型ESD检测电路组成。通过控制在一定偏置条件下ESD检测电路中的栅极电流，整个多电源ESD钳位电路能达到超低水平的静态漏电电流。新的电路已经在1V、65nm的CMOS工艺下进行实验验证。假设在室温下设置1V偏置条件下只有一个96nA的静态漏电电流和只占据一个仅49m21m的工作区域的条件下，新的多电源ESD钳位电路能达到7kV人体放电模式和325V机器放电模式ESD水平。索引条目静电阻抗器（ESD），栅极漏电，多电源ESD钳位电路，可控硅（SCR）。1、 介绍随着低功率应用电路电源补偿电压的降低，在纳米级CMOS技术中栅极氧化层也按比例减小。然而，在发展的CMOS技术中仅仅2nm薄的栅极氧化层已被指出因栅极漏电电流而导致在芯片中产生相当大的一部分漏电电流1。在45nm系列和后来的产品中，因而金属栅极技术可以用来减少栅极漏电电流2。尽管如此，栅极漏电问题仍然存在于当前没有运用金属栅极结构的90nm和65nm技术产品中。栅极电流被规范于BSIM4 MOSFET标准，并且制造商也提供了纳米级CMOS工艺相应的SPICE标准给电路设计者。近日，一些报告提出了在发展CMOS工艺中对于数字电路怎样降低栅极漏电电流3,4。就商业IC产品来说，达到ESD的规格是产品质量的保证。多电源ESD钳位电路有效保护核心电路通常是用带有大型ESD钳位MOSFET的RC触发的ESD保护结构5。图1（a）就是传统的RC触发的ESD钳位电路。然而，大型MOSFET(MESD)造成了栅极漏电电流，并且在传统多电源系统ESD钳位电路中的MOS电容器(Mc)在纳米级CMOS工艺中很难实现。例如，在65nm的工艺中，栅极电流流经一个宽长比为5m/5m且在1V偏置下的MOS电容器时大小为2A。表1是在65nm工艺和90nm工艺中MOS电容器的漏电电流在1V偏置下的比较。MOS电容器中存在这样的漏电电流，ESD钳位MOSFET(MESD)在接通电源的条件下不能完全关断，这是由于栅极漏电电流引起ESD检测电路发生故障并且产生额外的漏电电流通过MESD。这样有缺陷的保护电路仅仅用于低电压要求的便携式产品中。有薄氧化层器件的高电压承受能力的多电源ESD钳位电路已经解决了栅极氧化层的可靠性问题6-8。然而，在先前的设计中没有考虑栅极漏电电流的影响。为了解决在RC触发的ESD检测电路故障问题，修改后有复位计时器的ESD钳位电路如图1(b)中所示9。但是，实验结果表明在125C的高温下130nm工艺仍然有很大的静态漏电电流大约在几微安左右9。在纳米级CMOS工艺中，新的多电源ESD钳位电路设计需要进一步减小静态漏电电流。 图1 (a)传统RC触发的多电源ESD钳位电路(b)修改后带有计时复位器的多电源ESD钳位电路 表1 不同CMOS技术中在1V偏置下MOS电容器的栅电流这个工作就是要设计具有超低静态漏电电流的多电源ESD钳位电路。新的ESD钳位电路具有高效的ESD检测电路来提高ESD钳位电路的接通效率。通过使用具有极薄氧化层的新设计电路，在常规电路工作条件下静态漏电电流能有效降低。在1V、65nm的CMOS工艺下此多电源ESD钳位电路已被成功验证。2、 考虑了栅极漏电电流的多电源ESD钳位电路 A.纳米级CMOS中的栅极漏电电流当栅极氧化层降低至3nm以及更薄时就不能忽略栅极漏电电流。 在BSIM4标准中，栅极隧道效应电流由栅极和基体之间的电流(Igb)、栅极和沟道之间的电流(Igc)、栅源电流(Igs)和栅漏电流(Igd)组成。把一个MOS电容器，源极、漏极和基体通道相连于一点。这样一个宽长比为5m/5m的MOS电容器的总的栅源电流(Igcs+Igs)、总的栅漏电流(Igcd+Igd)和栅体电流(Igb)能仿真生产商提供的SPICE参数。在65nm工艺且1V偏置条件下，对应的电流分别为1.02A、1.02A和89pA。相比于栅源电流和栅漏电流，仿真中的MOS电容器的栅体电流相当小。 B.有栅极漏电电流的传统RC触发的ESD钳位电路如图1(a)所示就是传统RC触发的ESD钳位电路。在BSIN4栅极电流标准下，正常工作条件下的大型栅极氧化层MOS电容器将会在节点a与VSS之间产生很大的栅极电流。这样的栅极电流会在电阻R上产生压降，因此ESD检测电路中的器件Mp不能完全关断。这个PMOS器件没有关断，则在正常的工作条件下，节点b点电压大小会超过VSS，接着引起主要的ESD钳位MOSFET(MESD)工作在亚阈区。大规模器件的ESD钳位MOSFET(MESD)的漏极工作在亚阈区会进一步产生很大的静态漏电电流。图2中是上升时间为1ms的65nm CMOS工艺在常规接通电源条件下ESD检测电路各节点的仿真电压和MOS电容器Mc的栅极电流。R、Mc、Mp和Mn的尺寸分别为60k、5m/5m、80m/0.12m和5m/0.12m。当VDD达到1V时，Mc的栅极电流大小为1290nA，由于R上有压降，以至节点a的电压无法达到1V。Mp的栅源电压大于0.1V不能完全关断，而产生一条电流通路从VDD通过反相器(Mp和Mn)至VSS。在正常工作条件下(VDD为1V，65nm CMOS工艺)，器件宽度为几百毫米的ESD钳位MOSFET工作在亚阈区会引起大小为几毫安不可忽略的漏电电流。图2上升时间为1ms的65nm CMOS工艺在常规接通电源条件下ESD检测电路各节点的 仿真电压和MOS电容器Mc的栅极电流。 C.考虑了栅极电流修改后的ESD钳位电路为了解决因为ESD钳位MOSFET(MESD)工作在亚域区产生的大量栅极电流而引起的故障，图1(b)中是改进的设计，添加了一个计时复位器9。在通常接通电源的条件下，节点a电平因为M1导通而升高。然而，存在有漏洞的MOS电容Mc1，节点a不能完全达到VDD的电平。然后，因为M2节点b拉低至低电平，接着计时复位器开启，把节点a的点平提高至与VDD相等。因此，ESD检测电路的作用就是保证在正常电路工作条件下主要的ESD钳位MOSFET(MESD)保持在关态。然而，在这个ESD检测电路中的节点a保持在高电平，以致在纳米级CMOS工艺中MOS电容Mc1的栅极和基体电压之间的不同仍然会造成明显的漏电电流通路从VDD通过M1和Mc1到VSS。从基于BSIM4标准下的HSPICE仿真结果中，在常规工作条件下(VDD为1V)，图1(b)中ESD检测电路的静态漏电电流在25C的65nm CMOS工艺中大约为1.5A，器件尺寸如表2所示。虽然计时复位器能解决ESD检测电路的故障问题，但是改进后的多电源ESD钳位电路的静态漏电电流对于低电压要求的便携器件来说仍然太大。为了解决在薄栅极氧化层的栅极漏电电流，一个方案是用厚栅极氧化层的器件去实现ESD检测电路中的MOS电容器。这个工作中的目标是设计只有薄栅极氧化层器件的多电源ESD钳位电路去实现超低静态漏电电流。通过用新设计的只有薄栅极氧化层器件的电路，在正常电路工作条件下多电源ESD钳位电路的静态漏电电流能有效降低。 表2 HSPICE仿真中修改后带有计时复位器的ESD检测电路的各器件尺寸3、 新设计的具有超低漏电电流的多电源ESD钳位电路。 图3 超低漏电电流的多电源ESD钳位电路图3中就是超低漏电电流的多电源ESD钳位电路。P型衬底触发的SCR装置与主要的ESD钳位装置的用法一样。SCR装置是由带有正反馈的npn和pnp三极管交叉耦合组成，维持低电压的SCR装置能在CMOS工艺中的一块小面积硅上维持高ESD水平。此外，没有多晶硅栅极结构的SCR装置能很好的针对栅极漏电问题。然而，像ESD钳位装置一样使用SCR装置会有一些缺点，例如较慢的开启速度和高触发电压。因此，ESD检测电路被用来提高具有衬底触发设计的SCR装置的导通速度。新的ESD检测电路设计考虑了工作中的栅极电流。利用栅极电流偏置ESD检测电路和降低MOS电容器栅极两端的电压差，在正常工作条件下通过MOS电容器的栅极漏电电流能进一步降低。ESD检测电路中的MOS电容器产生的总漏电电流能被降低。因此，新的设计能很好的控制和降低通过ESD钳位装置和ESD检测电路的漏电电流。在ESD检测电路中，器件Mp1用作基层器件在ESD激励测试中产生衬底触发电流进入SCR装置触发节点，但是Mp1在电路正常工作下保持关闭。器件Mn被用来维持触发节点(图3中的节点b)的电平与VSS一致，因此在电路正常工作条件下保证ESD钳位装置(SCR)关断。R、Mc1、Mc2和Mn的寄生栅极电容的RC时间被设计成微秒级别来区分ESD激励测试和常规导通电源测试。二极管连接Mp2和Mp3作为带有从VDD流入ESD检测电路的初始栅基电流的启动电路,接着引导一些Mc1的栅极电流至偏置节点c、d和e。于是，节点d的电平将偏置以至减少Mc1栅极电压差和降低通过MOS电容器的栅极漏电电流。在正常工作条件下，Mn的栅电压应该设计比门槛电压更高。意识到在VDD为1V的65nm CMOS工艺中，节点c的电平选择为0.45V使Mn保持导通状态但不会在节点c至VSS之间产生太多的栅极漏电电流。当设计ESD检测电路里器件尺寸时，节点a和节点b的电平在正常工作条件下假定分别保持为VDD和VSS。考虑恒定RC时间，Mc1和Mc2设计成一样的尺寸，以至节点d的电平为0.7V。Mc1的栅电流会稍许大于Mc2，栅电流的不同部分由Mp2指挥。根据基尔霍夫电流定理，节点c、d和e的电流等式能表示为其中IgdMn代表Mn总的栅漏电流，包括Igcd和Igd(定义在10中)。Mc1的总栅电流等于通过Mn氧化层的栅极电流，则能表示为 Mc1和Mn的原楼电压差为0，所以栅漏电流和栅源电流应该一致。因而，(4)能被简化为只由Mc1和Mn的栅源电流组成，则如下表示 (5) 中的Mc1的栅源电流(IsgMc1)能通过电压VsgMc1为0.3V和器件基础参数解出，粗略结算结果为考虑恒定RC时间，Mc1的宽长比选定为5m/5m，它的栅源电流设为(6)中的值。因而，Mn的尺寸能被设为(5)中的值。同样地，在ESD检测电路中的每个器件尺寸能源于(1)-(3)中的值。微调节点c、d和e的电平使达到最小的静态漏电电流，最后应用在65nm CMOS工艺中国ESD检测电路的每个器件的尺寸列在表3中，其中Mp1的尺寸能根据不同的触发电流而调整使导通ESD钳位装置。使用大尺寸的Mp1，Mp1产生的衬底触发电流能提高而使加快ESD测试中SCR装置的开启速度。设计灵活性的讨论将在第四部分描述。 表3 新提出的多电源ESD钳位电路的ESD检测电路的器件尺寸A. 工作在正常工作条件下图4 ESD检测电路各节点的仿真电压波形和正常工作条件(上升时间为1ms、VDD为1V、 VSS接地)下通过MOS电容器Mc1的栅极电流工作在VDD为1V和VSS接地的正常工作条件下，Mp1的栅极电压通过电阻R和新提出的ESD检测电路中MOS电容器Mc1的小栅极电流偏置在1V左右，使Mp1能保持关断并且没有从ESD检测电路至SCR装置产生触发电流。此外，图3中的节点c偏置在一定电平(0.45V左右)使Mn开启，从而Mn保持SCR装置的触发节点接地。图4中是ESD检测电路各节点的仿真电压波形和正常工作条件(上升时间为1ms、VDD为1V、VSS接地)下通过MOS电容器Mc1的栅极电流。Mc1的栅极电流仅23nA左右，节点a电平大约保持在1V(与图4中的VDD重合)，使Mp1保持在关态。B.工作在ESD瞬态事件 图5 新提出的ESD检测电路在ESD瞬态活动下的仿真电压和衬底触发电流，其中给 予VDD上升时间为10ns的0-5V电压脉冲以仿真人体模型(HBM)ESD活动的瞬态电压当给VDD一个瞬时电压并且VSS接地时，ESD检测电路中的RC延迟维持Mp1的栅极在相对于VDD快速上升电平较低的电平。通过ESD电源产生衬底触发电流进入SCR装置的触发节点(节点b)，Mp1能快速导通。最后，SCR装置能完全导通进入保持状态使ESD电流从VDD流向VSS。图5中是新提出的ESD检测电路在ESD瞬态活动下的仿真电压和衬底触发电流，其中给予VDD上升时间为10ns的0-5V电压脉冲以仿真人体模型(HBM)ESD活动的瞬态电压。设置一个极限电压为5V的电压脉冲，仿真ESD检测电路中各节点的电压瞬态能检测器件击穿前的电路功能。新提出的ESD检测电路中，SCR装置应该在器件击穿前触发。四、实验结果 图6 (a)新提出的多电源ESD钳位电路设计图 (b)新提出的多电源ESD钳位电路的测试样品的芯片照片新提出的多电源ESD钳位电路已经在65nm CMOS工艺下制造。设计中所用到的全部器件都是1V全硅化物器件，包括SCR器件。整个ESD钳位电路的活动区域(SCR宽为45m)仅49m21m，图6(a)中是设计图。像ESD钳位器件的SCR器件宽在测试芯片中有很多种，如30m、45m、60m和90m，这是为了证明通信ESD稳定性。图6(b)中是新提出的多电源ESD钳位电路的测试样品的芯片照片。A.导通验证图7 ESD钳位电路在VDD处的电压波形，其中应用的类似ESD的0-5V电压加在开路测试初始脉冲波形SCR器件的导通特性对于ESD保护是一项重要指标，这已在文献13-15给出。为验证超低漏电ESD钳位电路的导通效率，使用一种上升时间大约为10ns和高电平为5V的方波仿真HBM ESD脉冲的上升边缘。当给ESD钳位电路的VDD正电压脉冲且VSS接地时，类似ESD电压脉冲的上升边缘将使ESD检测电路产生衬底触发电流以触发SCR器件，并且在VDD和VSS之间提供一个低阻抗通路。图7是ESD钳位电路在VDD处的电压波形，其中应用的类似ESD的0-5V电压加在开路测试初始脉冲波形。应用的5V电压脉冲通过有宽为45m 的SCR器件的ESD钳位电路限制快速下降至一个稳定低电平(2V左右)。从测试电压波形中看出，新提出的ESD钳位电路在压力测试中证明了有优异的导通效率。B.ESD稳定性 图8 不同宽度的SCR器件的ESD钳位电路的TLP测试I-V图图9 SCR宽为45m的ESD保护电路的TLP测试I-V图在TLP上升时间为10ns、2ns和100ps的比较在压力测试中研究ESD检测电路中ESD钳位器件的导通性能，使用脉冲宽度为100ns和上升时间大约为10ns的传输线脉冲(TLP)产生器测试ESD钳位电路的第二次击穿电流(It2)。图8中是不同宽度的SCR器件的ESD钳位电路的TLP测试I-V图，其中衬底驱动Mp1的器件尺寸保持在80m/0.12m。SCR的宽为45m、60m和90m的ESD钳位电路的It2能分别达到4.54A、6.03A和9.24A。如果没有任何的触发电流，SCR器件的初始的触发电压高达11.5V，如图8。然而，在新提出的ESD检测电路中，上述的触发电压可以降低到仅仅3至4V左右。因此，ESD钳位电路的低触发电压和高It2值能确保有效的ESD保护能力。SCR器件的保持电压大约为1.6V。在正常工作条件下，这种保持电压高于VDD(1V)。尽管SCR器件会因为噪声干扰而错误触发，但是它会在噪声源恢复时自动恢复。因此，新提出的多电源ESD钳位电路在封闭条件下不会受影响。在更快的ESD瞬态活动中评估ESD保护电路的效果，图9是SCR宽为45m的ESD保护电路的TLP测试I-V图在TLP上升时间为10ns、2ns和100ps的比较。在不同TLP上升时间下TLP测试I-V图并没有什么明显的区别。新提出的ESD检测电路有足够快的速度导通SCR器件即使是在仅仅200ps上升时间的瞬态脉冲条件下。表4中列出的是在VSS正输入ESD压力下不同SCR宽度的ESD钳位电路的人体模型(HBM)ESD电平和机器模型(MM)16ESD电平。TLP测试的相应二次击穿电流(It2)也被列在表4中。故障标准定义为在每个ESD测试水平上连续修正三次后I-V图曲线相比于初始曲线位移20%。在65nm CMOS工艺下，SCR的宽仅为45m的ESD钳位电路的HBM和MM ESD电平分别能达到7kV和325V。图10是不同SCR宽度的It2和MM ESD电平的曲线。图10中可以看出It2在SCR的不同宽度下几乎是一条直线，所以可以证明SCR的器件的导通一致性。然而，相比于期望的直线，当SCR宽度不断增加至90m时MM ESD电平有所下降。在ESD检测电路中基底驱动(MP1)因为相同尺寸有限的驱动能力，在更快的上升MM ESD激励下大尺寸的SCR器件的导通效率没有较小尺寸的器件有效。表4 在VSS正输入ESD压力下不同SCR宽度的ESD钳位电路的人体模型(HBM)ESD电平和机器模型(MM)16ESD电平 图10 不同SCR宽度的It2和MM ESD电平的曲线C.静态漏电和设计适应性 图11 (a)和(b)中分别是不同尺寸Mp1和SCR器件的多电源ESD钳位电路的静态漏电电流和触发电压的测量结果 25时，在1V偏置的45m宽的SCR的ESD钳位电路静态漏电电流仅96nA。新提出的ESD钳位电路的静态漏电电流主要是由于ESD检测电路中的Mp1，而从仿真结果来看MOS电容器的漏电电流仅仅23nA左右。增大Mp1的尺寸能提高SCR器件的导通速度，并且降低触发电压，但是在正常工作条件下它会产生较大的静态漏电电流。图11(a)和(b)中分别是不同尺寸Mp1和SCR器件的多电源ESD钳位电路的静态漏电电流和触发电压的测量结果。从图11(a)中看出，45m和90m的SCR的多电源ESD钳位电路的静态漏电电流相近，因为SCR器件中产生的漏电电流相当小(25下小于1nA)。当Mp1的尺寸从80m/0.12m增加到100m/0.12m，整个多电源ESD钳位电路的静态漏电电流在25且1V偏置下从96nA增加到115nA(125下从1.02A增加到1.28A)，如图11(a)中所示。然而，当Mp1的尺寸增加时，相应的45m的SCR的触发电压能从3.7V减小到3.1V，如图11(b)中所示。因此，整个ESD钳位电路的静态漏电