CPLD实验报告记录表.doc

CPLD实验报告记录表姓名： 班级： 学号： 成绩：_教师填写 评语_一 实验名称实验二:用文本输入法设计门电路二 实验目的（1）进一步熟悉MAX+plus软件，学习用文本输入法设计电路。（2）进一步熟悉CPLD数字电路设计流程。（3）学习初步的VHDL程序设计方法。三 实验原理可编程逻辑实验是建立在数字电路基础上的一个更高层次的设计性试验。它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。源程序代码如下： （1）与门Library ieee;Use ieee.std_logic_1164.all;Entity and1 isPort(a,b:in std_logic; F:out std_logic);End;Architecture rel_1 of and1 isBegin F=a and b;End;或门Library ieee;Use ieee.std_logic_1164.all;Entity or1 isPort(a,b:in std_logic; F:out std_logic);End;Architecture rel_1 of or1 isBegin F=a or b;End;与非门Library ieee;Use ieee.std_logic_1164.all;Entity nand1 isPort(a,b:in std_logic; F:out std_logic);End;Architecture rel_1 of nand1 isBegin F=a nand b;End;或非门Library ieee;Use ieee.std_logic_1164.all;Entity nor1 isPort(a,b:in std_logic; F:out std_logic);End;Architecture rel_1 of nor1 isBegin F=a nor b;End;同或门Library ieee;Use ieee.std_logic_1164.all;Entity xnor1 isPort(a,b:in std_logic; F:out std_logic);End;Architecture rel_1 of xnor1 isBegin F=a xnor b;End;异或门Library ieee;Use ieee.std_logic_1164.all;Entity xor1 isPort(a,b:in std_logic; F:out std_logic);End;Architecture rel_1 of xor1 isBegin F=a xor b;End;（2）library ieee;use ieee.std_logic_1164.all;entity sy2 isport(a,b,c,d:in std_logic; A1,A2,A3,A4,A5:out std_logic);end;architecture sy_2 of sy2 isbegin A1=a and b; A2=c nand d; A3=a nor b; A4=a xor b; A5=(a xor b) nand (c xor d);end;A1真值表如下：abA1000010100111A2真值表如下：cdA2001011101110A3真值表如下：AbA4001010100111A4真值表如下：abA4000011101110A5真值表如下：abcdA500001000110010100111010010101001100011111000110010101001011111001110111110111111四 实验结果仿真波形如下图所示：（1）与门与非或门或非同或异或（2